Altera可重配置PLL使用手册0414-3。
上传时间： 2013-11-08
上传用户：秦莞尔w
本资料是TI（德州仪器）推出的用于Xilinx和Altera FPGA的电源管理解决方案介绍。其主要内容包括：低失真调整器、步减控制器、集成FET转换器、低功率集成FET转换器等。
上传时间： 2013-11-07
上传用户：363186
WP374 Xilinx FPGA的部分重配置
上传时间： 2013-11-11
上传用户：zhaoke2005
本文着重介绍了 Xilinx Platform Flash PROM 如何帮助系统和电路板设计人员简化 FPGA 配置设计。用于配置 FPGA 的可选解决方案有很多，但它们通常都需要大量的前期设计工作和时间。Platform Flash 是为配置 Xilinx FPGA 专门设计的一款包括硬件和软件支持在内的整体解决方案。
上传时间： 2013-11-04
上传用户：ifree2016
提出了一种将堆栈空间划分为任务栈和中断嵌套栈的设计结构，使堆栈空间最小化。采用VHDL硬件语言，在FPGA设备上模拟实现了具有自动检验功能的栈空间管理器。栈空间管理器由不同功能的逻辑模块组成，主要阐述了状态控制逻辑模块和地址产生逻辑模块的设计方法。
上传时间： 2014-12-28
上传用户：plsee
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
摘要:本应用指南提供了一种方法可从3.3V接口对Spartan™-3和Spartan-3L FPGA进行配置。它针对每种配置模式都提供了一组经验证的连接框图。这些框图是完整且可直接使用的解决方案。
上传时间： 2013-11-17
上传用户：AISINI005
本文档主要是以Altera公司的Stratix II系列的FPGA器件为例，介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL的重配置功能，使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置，以重新锁定和正常工作。
上传时间： 2013-11-30
上传用户：liuqy
针对国家突发公共事件应急体系建设规划的要求，设计了一种基于Web和GIS的灾害预警信息管理系统，建立了同一地理空间下的省、地市、县三级灾害信息管理与发布的预警机制。研制了基于GSM/GPRS通信的预警信息语音发布一体机和图文LED电子屏，通过短信和语音的将预警信息大范围发布。本系统已在多省市不同领域广泛应用，尤其是在气象信息管理与发布领域发挥了重要作用。
上传时间： 2013-10-20
上传用户：ardager
IDC和ISP接入资源管理平台技术要求和接口规范
上传时间： 2013-12-20
上传用户：18165383642
