信号源的产生及序列的卷积。输入不同序列，对不同序列间进行卷积运算，深刻领会采样定律。
上传时间： 2016-07-10
上传用户：lijinchuan
可分离据卷积,在GPU上实现并行运算，比较CPU和GPU上的效率比较
上传时间： 2016-07-12
上传用户：lo25643
可分离据卷积,在GPU上实现并行运算，比较CPU和GPU上的效率比较
上传时间： 2013-12-29
上传用户：xinzhch
4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。
上传时间： 2013-12-09
上传用户：sevenbestfei
程序补充说明：对于时序逻辑，即always模块的敏感表为沿敏感信号（多为时钟或复位的正沿或负沿），统一使用非阻塞赋值“<=”
上传时间： 2013-12-11
上传用户：朗朗乾坤
卷积码的vitrbi译码 M语言仿真 包括各种情况下的 对比
上传时间： 2016-07-14
上传用户：sssl
线性及卷积混合信号盲源分离论文及算法 全是算法,看不懂也不要下了,慢慢看,免费的
上传时间： 2013-12-21
上传用户：chens000
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是正常的起始位，然后在每隔16 个CLK16 时钟周期采样接收数据，移位输入接收移位寄存器rsr，最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。 波特率发生器 --- UART 的接收和发送是按照相同的波特率进行收发的。波特率发生器产生的时钟频率不是波特率时钟频率，而是波特率时钟频率的16 倍，目的是为在接收时进行精确地采样，以提出异步的串行数据。 --- 根据给定的晶振时钟和要求的波特率算出波特率分频数。
上传时间： 2014-01-25
上传用户：xsnjzljj
四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
上传时间： 2013-12-22
上传用户：maizezhen
200605编号201923文件名计算机自动出卷系统vb版(含开题报告+外文翻译+源程序+可执行程序+论文正文+答辩ppt).rar
上传时间： 2016-07-16
上传用户：xzt
