字节集与十六进制高效互转，支持反转，易语言源码
上传时间： 2021-11-04
上传用户：g3839
8位16进制频率计的设计。适合新手学习参考
标签： 频率计
上传时间： 2022-04-24
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使用Vhdl语言编写的FPGA应用程序，实现的内容是100进制计数器
上传时间： 2015-05-02
上传用户：许小华
VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码
上传时间： 2016-05-30
上传用户：1109003457
数字电子时钟中，秒和分要求要有60进制计数器和24进制计数器，此为60进制计数器
上传时间： 2013-12-15
上传用户：jackgao
数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。 在同一ＣＰＬＤ芯片口集成如下电路模块：
上传时间： 2017-01-15
上传用户：独孤求源
秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。
上传时间： 2017-02-10
上传用户：epson850
用vhdl对GAL22V10进行编程，实现100进制计数器
上传时间： 2017-03-09
上传用户：zhichenglu
这是一个8分频的VHDL语言设计程序，也可以看成是8进制计数器
上传时间： 2013-12-22
上传用户：nanxia
数字时钟主要由：分频器、扫描显示译码器、六十进制计数器（或十进制计数器与六进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。在整个秒表中最关键的是如何获得一个精确的1Hz计时脉冲，除此之外，整个数字时钟还需要有启动信号和置数信号，以便使数字时钟能随意停止和启动
上传时间： 2017-08-22
上传用户：15873863579
