利用vhdl语言编写百进制计数器（程序代码）
标签： 进制计数器
上传时间： 2018-12-20
上传用户：你听哦哦
学习7段数码显示译码器、十六进制计数器以及顶层连接模块的Verilog设计； 2、掌握组合逻辑，时序逻辑以及用例化语句实现顶层模块的Verilog设计方法； 3、熟悉QuartusⅡ的整个设计流程，仿真方法，引脚锁定，下载及测试方法。
标签： Verilog 十六进制 七段数码 显示器
上传时间： 2019-05-30
上传用户：Lily_liu
M进制可逆计数器的设计、仿真及实验
标签： 进制 计数器 仿真 实验
上传时间： 2013-10-17
上传用户：oojj
该程序实现的是10进制的计数器，具有置位复位的功能。
标签： 程序 进制 计数器
上传时间： 2015-04-18
上传用户：sunjet
24,60,100进制的计数器，还有数字时钟，欢迎下载哦~
标签： 100 24 60 进制
上传时间： 2013-12-07
上传用户：wweqas
该代码是100进制可逆计数器的源代码，已经在软件上调试过了，比较有用的
标签： 100 代码 进制 计数器
上传时间： 2015-08-23
上传用户：冇尾飞铊
带左拐的交通灯设计与25进制的加法计数器，Maxplus2软件中的Verilog语言编写
标签： 交通灯 进制 加法 计数器
上传时间： 2015-10-08
上传用户：Shaikh
60进制加法计数器设计时主要采用数电知识，采用清零法和反馈置数法进行电路设计。用两片74161，采用反馈清零法进行电路设计，此时相当于设计两个加法计数器，左边的是高位片，此时的高位片在电路中相当于是一片六进制的加法计数器，逢六进清零，右边的是低位片，相当于一个十进制的加法计数器，逢十清零，此电路采用置零法与反馈清零法用multisim中进行仿真
标签： 进制 加法 计数器 数电
上传时间： 2017-05-21
上传用户：ztj182002
使用VHDL实现16进制的计数器的算法程序
标签： VHDL 进制 计数器 算法
上传时间： 2013-12-06
上传用户：xuanjie
1.七段数码管译码器 2.4人表决器 3.4进制加减法计数器~具有进位和借位功能
标签： 2.4 3.4 七段数码 译码器
上传时间： 2013-12-20
上传用户：ecooo
