学习运算放大器的设计，从简单运算放大器设计到运算电路、信号整形等等，是一个使用手册
上传时间： 2013-07-01
上传用户：Neoemily
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
集成运算放大电路的一般组成及其单元结构，如恒流源电路、差分放大电路、CC-CE、CC-CB 电路和互补输出电路等。 运算放大器主要由输入级、中间放大级、输出级和偏置电路等四部分组成
上传时间： 2013-04-24
上传用户：jiachuan666
介绍了一款不要求负参考电压 (VREF) 的电流源 DAC/运算放大器接口。尽管该建议电路设计提供了一款较好的有效解决方案，但必须注意的是：如果 DAC 的最大兼容电压作为运算放大器输入 (VDAC+) 正端的设计目标，则负端 (VDAC–) 的 DAC 电压将会违反最大兼容输出电压，因为存在最初并不那么明显的偏置。下面的讨论，将对出现这种偏置的原因进行解释，并提出一种解决问题的简单方法。之后，我们将讨论在 DAC 和运算放大器之间插入一个滤波器的方法。
上传时间： 2013-10-22
上传用户：gut1234567
EVAL-PRAOPAMP-2R/2RU/2RM评估板支持采用SOIC、TSSOP和MSOP封装的双运算放大器。它能以不同的应用电路和配置为用户提供多种选择和广泛的灵活性。该评估板不是为了用于高频器件或高速放大器。但是，它为用户提供了不同电路类型的多种组合，包括有源滤波器、仪表放大器、复合放大器，以及外部频率补偿电路。本应用笔记会给出几个应用电路的例子。
上传时间： 2014-12-23
上传用户：kxyw404582151
运算放大器
上传时间： 2013-11-23
上传用户：文993
文中简要介绍了电流型运放的特性，着重对电流型运放的应用电路进行测试，研究电流型运放的应用特性。实验中，选择典型电流型运放及电压型运放构建负阻变换器、电压跟随器和同相比例放大器，通过对此3类应用电路的测试，分析、总结运放参数对特殊应用电路的影响，为电路设计者在具体电路的设计中恰当选择适合的放大器提供参考。
上传时间： 2013-10-18
上传用户：13736136189
运算放大器详细的应用电路
标签： 运算放大器
上传时间： 2013-11-22
上传用户：shizhanincc
单电源运算放大器
上传时间： 2013-11-17
上传用户：dapangxie
设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构，利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度，100 MS/s采样频率的高速流水线（Pipelined）ADC的运放。设计基于SMIC 0.25 μm CMOS工艺，在Cadence环境下对电路进行Spectre仿真。仿真结果表明，在2.5 V单电源电压下驱动2 pF负载时，运放的直流增益可达到124 dB，单位增益带宽720 MHz，转换速率高达885 V/μs，达到0.1%的稳定精度的建立时间只需4 ns，共模抑制比153 dB。
上传时间： 2014-12-23
上传用户：jiiszha
