软件项目管理规范指南，是一套成体系和综合配套的信息技术服务标准库，全面规范了IT服务产品及其组成要素，用于指导实施标准化和可信赖的IT服务
上传时间： 2018-04-08
上传用户：smy2018
本课题的目标是开发一个企业对员工的出勤情况进行记录和管理的考勤系统。课题主要采用了文献研究、需求调研与分析、系统设计与测试等方法，分析了RFID技术的核心原理及关键难题，学习和掌握了RFID的多种编码原理，根据设计的实际需要选择125kHz低频RFID卡片。设计了一款低成本高性能的RFID卡片读写器。根据软件开发理论、信息系统开发理论、项目管理理论等进行分析、指导并设计出基于RFID卡的身份识别考勤系统。RFID卡片读写器在电路设计上需要突出实现低成本高性能，而考勤系统则突出了方便简洁的管理功能。 整个RFID考勤系统主要包括三个子系统（或模块）：RFID卡片读写器、无线/串行通信模块、身份识别考勤系统。读写器解码并将卡片的身份信息通过串口/无线通信模块发送给PC机的身份识别考勤系统进行考勤记录与管理，实现了从RFID卡片读取、数据传输、考勤记录与统计等一系列功能的完整系统实现方案，改进了现有的考勤方式，提高了考勤效率。 系统硬件部分的工作包括：RFID卡片读写器的单片机控制电路设计、读写器的RFID调制解调射频前端电路设计、NRF24L01无线通信模块设计、PL2303的USB-UART串行通信模块设计。 系统软件部分的工作包括：嵌入式软件（下位机）和PC端软件（上位机）两部分，其中嵌入式软件又包括EM4100卡片读取与曼切斯特码解码程序设计、NRF24L01无线通信程序设计、UART串行通信程序设计、系统状态指示程序设计、通信数据流和数据包处理等；上位机软件包括ACCESS建立数据库、基于Visual C++的数据库SQL语言操作、USB-UART串行通信与数据流处理、LZW数据压缩与解压缩、用户界面的设计与消息响应等。 论文的结构安排为：第一章引言，主要介绍了本文的选题背景、主要研究内容、研究的目标和意义以及研究的思路和方法；第二章从发展过程和应用趋势等几个方面阐述了RFID技术及其基本理论；第三章按各个模块逐一对考勤系统的硬件电路设计进行了详细的阐述；第四章主要介绍考勤系统的软件设计所需要涉及到的基础知识和理论；第五章则详细地阐述了考勤系统的软件设计细节，包括读写器的嵌入式软件设计、系统PC端软件的需求分析、系统PC端软件设计、系统的数...
上传时间： 2022-05-23
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标签： python
上传时间： 2022-06-06
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KEILC51标准C编译器为8051微控制器的软件开发提供了C语言环境,同时保留了汇编代码高效,快速的特点。C51编译器的功能不断增强， 使你可以更加贴近CPU本身，及其它的衍生产品。C51已被完全集成到uVision2的集成开发环境中，这个集成开发环境包含：编译器，汇编器，实时操作系统，项目管理器，调试器。uVision2 IDE可为它们提供单一而灵活的开发环境。 C51 V7版本是目前最高效、灵活的8051开发平台。它可以支持所有8051的衍生产品，也可以支持所有兼容的仿真器，同时支持其它第三 方
上传时间： 2013-05-15
上传用户：eeworm
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
系统组成.......................................................................................................................................................... 31.1 库 ...................................................................................................................................................... 31.2 原理图输入 ...................................................................................................................................... 31.3 设计转换和修改管理 ....................................................................................................................... 31.4 物理设计与加工数据的生成 ........................................................................................................... 31.5 高速 PCB 规划设计环境.................................................................................................................. 32 Cadence 设计流程........................................................................................................................................... 33 启动项目管理器.............................................................................................................................................. 4第二章 Cadence 安装................................................................................................ 6第三章 CADENCE 库管理..................................................................................... 153.1 中兴EDA 库管理系统...................................................................................................................... 153.2 CADENCE 库结构............................................................................................................................ 173.2.1 原理图（Concept HDL）库结构：........................................................................................ 173.2.2 PCB 库结构：............................................................................................................................. 173.2.3 仿真库结构： ............................................................................................................................. 18第四章 公司的 PCB 设计规范............................................................................... 19第五章常用技巧和常见问题处理......................................................................... 19
上传时间： 2013-10-31
上传用户：ligi201200
特点： 精确度0.1%满刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT类比输出功能 输入与输出绝缘耐压2仟伏特/1分钟(input/output/power) 宽范围交直流兩用電源設計 尺寸小,穩定性高
上传时间： 2014-12-23
上传用户：ydd3625
特点(FEATURES) 精确度0.1%满刻度 (Accuracy 0.1%F.S.) 可作各式数学演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 类比输出功能(16 bit DAC isolating analog output function) 输入/输出1/输出2绝缘耐压2仟伏特/1分钟(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 宽范围交直流两用电源设计(Wide input range for auxiliary power) 尺寸小,稳定性高(Dimension small and High stability)
上传时间： 2013-11-24
上传用户：541657925
介绍：MedWin v2.04 是一个具有 Microsoft Visual Studio 窗口风格的集成开发环境。 支持带语法分析的彩色文本显示、源程序断点设置记忆、实时程序计数器 PC 显示、仿真器断电自动重载、自适应连接仿真器等功能， 并且支持全空间程序代码和数据空间的模拟仿真、TraceBuffer 跟踪器。包含对中断、定时器的模拟仿真和单片机外部设备状态分析设置、程序性能分析等更多、更实用的功能。特点：真正多模块的项目管理和单文件操作；源程序编辑及带语法分析的彩色字符；变量，数组，表达式的设置、观察、修改（包括浮点数据类型的直接输入）；不限制打开数据窗口的数目，并可以在文本和数据窗口中横向和纵向分割；有模式的窗口停驻功能；实时程序计数器PC显示；源程序断点设置记忆功能；完全真实的实时源程序跟踪、单步和调用返回功能。
上传时间： 2013-10-19
上传用户：feilinhan
a_bit equ 20h ;个位数存放处 b_bit equ 21h ;十位数存放处 temp equ 22h ;计数器寄存器 star: mov temp,#0 ;初始化计数器 stlop: acall display inc temp mov a,temp cjne a,#100,next ;=100重来 mov temp,#0 next: ljmp stlop ;显示子程序 display: mov a,temp ;将temp中的十六进制数转换成10进制 mov b,#10 ;10进制/10=10进制 div ab mov b_bit,a ;十位在a mov a_bit,b ;个位在b mov dptr,#numtab ;指定查表启始地址 mov r0,#4 dpl1: mov r1,#250 ;显示1000次 dplop: mov a,a_bit ;取个位数 MOVC A,@A+DPTR ;查个位数的7段代码 mov p0,a ;送出个位的7段代码
上传时间： 2013-11-06
上传用户：lx9076
