在数字滤波器中，FIR滤波器是一种结构简单且总是稳定的滤波器，同时也只有FIR滤波器拥有线性相位的特性。传统的直接型滤波器运算速度过慢，而改进型的DA结构的滤波器需要过高的芯片面积消耗大量的逻辑资源很难达到运算速度以及逻辑资源节约的整体优化。本文提出了一种基于RAG算法的FIR滤波器，与传统的基于DA算法的滤波器结构的滤波器相比，RAG算法简化了FIR滤波器乘法模块的结构，减少了逻辑资源的消耗和硬件实现面积，提高了计算速度。本文设计的16阶FIR滤波器用VerilogHDL进行描述，并综合到Altera公司的CycloneⅡ系列FPGA中。仿真实验表明基于RAG算法的FIR滤波器达到了逻辑资源的节约和运算速度的提高的整体优化效果。
上传时间： 2014-12-28
上传用户：feilinhan
赛灵思spartan6系列FPGA片内资源设计指导
上传时间： 2013-10-28
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04_Altera_CPLD的资源优化
标签： Altera_CPLD 资源
上传时间： 2013-11-16
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03_Altera_FPGA的资源优化
标签： Altera_FPGA 资源
上传时间： 2013-11-21
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01_静态时序分析基本原理和时序分析模型
上传时间： 2013-11-17
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
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IDC和ISP接入资源管理平台技术要求和接口规范
上传时间： 2013-12-20
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针对特定的载荷物理样机地面测试验证及任务全过程演示的硬件在回路仿真背景，基于RT-LAB仿真平台，搭建了半实物仿真测试系统，其中航天器平台的仿真模型使用Simulink/Stateflow搭建，采用层次化、模块化设计，包含自主运行管理、GNC、电源、热控、推进、地面站等分系统，使用Stateflow实现载荷工作的流程控制，本文详细描述了各分系统的功能、实现，对关键分系统的功能做了验证。表明RT-LAB与Simulink/Stateflow结合可方便快捷地构建各种仿真环境，满足任务要求，而其模块化的特点使模型便于后续的维护、重用与扩展。
上传时间： 2013-11-19
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钢铁工业是国家工业的基础之一，铁矿是钢铁工业的主要原料基地。矿产地矿车的运输组织效率与钢产量有着十分紧密的联系。因此高效率的矿车运输调度组织是提高露天矿产量，增加其经济效益的重要途径。本文结合矿区生产的实际问题，通过利用优化理论中的多目标优化思想提出了一种矿车运输调度组织的优化模型。与传统的基于贪心准则的优化方法相比，本方法具有精度高、求解效率高和易于在实际中应用的优点，有很高的实践应用价值。
上传时间： 2013-10-09
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近些年来，我国的服务计算范型得到了不断的开发和发展，网络资源的发布、网络维护、网络资源部署以及网络资源的合理配置等等领域都或多或少的产生了很大变化。不管是从个人角度来看，还是从企业整体的角度来看，用户都已经将过去原有的空间限制、时间限制以及组织限制很好的跨越，并且对其创新能力很好的扩展。作为当前形势下新一代服务计算的模型，云计算对于IT以及与其有关联的产业都产生了十分深远的影响，具有深远的意义。面对当前云计算技术的千变万化，将云计算的生态系统这一概念很好的采取，将云计算系统的构建、运行机制、关键要素以及其关键的算法很好的提出来，并且将云存储作为主要的例子，来将其构建的过程很好的分析，对其可能产生的问题进行探讨，并且明确其解决的措施，本文中，笔者就研究云计算及云储存生态系统。
上传时间： 2013-11-07
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