利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时(0~23)
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时(0~23),用HEX3~H...
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时(0~23),用HEX3~H...
低噪声震荡器设计资料,网上找来的,比较好的 资料...
有VHDL写的一个38译码器,并付仿真波形....
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抢答器设计 1、如果想调节抢答时间或答题时间,按"抢答时间调节"键或"答题时间调节"键进入调节状态,此时会显示现在设定的抢答时间或回答时间值...
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RFID阅读器设计的硕士毕业论文,包含了详细的标准分析,设计框图,代码示例...
这是Actel 的FPGA的译码器的VHDL源代码。...
128位的地址译码器,在cpld或者fpga上实现兼可...