设计
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基于FPGA频率计设计
本文主要介绍了基于FPGA 的简易多量程频率计的设计，使用硬件描述语言verilog来实现对硬件的控制，在软件ISE上实现编程的编译综合，在系统时钟48Mhz下可正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz...
2025-11-29
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简易计算器的设计
基于软件Visual Studio2005中提供的Pocket Pc 2003模拟器设计一个简易计算器应用程序。通过Pocket Pe 2003的模拟器界面的设计及程序代码的编写，实现计算器简单的加减乘除以及次方、根号和清屏等功能
2025-04-20
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数字频率计的设计
时钟基准模块主要是为了产生1Hz的方波信号，作为测频控制模块的时钟输入。系统的基准时钟输入为20MHz/256=78125Hz,所以为得到1Hz的时钟信号，必须对输入时钟进行78125次分频。由于是奇数倍分频，可利用时钟下降沿比上升沿延迟半...
2025-05-13
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