包括了新型70MHz带通滤波器设计,40MHz带通滤波器设计实例 凡是有能力对信号频谱进行处理的装置都可以称为滤波器。在通信设备和各类系统中，滤波器应用极为广泛，滤波器的优劣直接决定产品的好坏，所以对滤波器的研究和生产一直备为关注。由于计算机技术、集成工艺和材料工业的发展，滤波器的发展也上了一个新台阶，并且朝高精度、低功耗、小体积方向发展。本文主要以中心频率为70MHz 带通滤波器为例，介绍如何采用Bessel函数[1]进行带通滤波器的设计，同时借助Pspice软件[2,3]强大的电路仿真功能对滤波器的波特图和群延迟进行仿真，以观测其效果。2 方案选择带通滤波器技术指标要求：带宽3dB 为4MHz，离中心频率± 4MHz 处最小衰减为14dB。在整个通带内时延不变。虽然目前最常用的滤波器设计方法是巴特沃斯、切比雪夫、椭圆函数等几种形式，但这些方法在设计70MHz 滤波器时，要通过变换以实现其带通，并且它们所设计的滤波器的群延迟特性在通带内呈现凹形波形，故在实际使用（如在广播，移动通信中的中频滤波，二次滤波）中要进行群延迟均衡，使设计步骤繁琐且使滤波电路复杂。采用Bessel 函数设计的带通滤设器具有最窄过渡带；在通带内时延均衡，电路所用的阶数最少；在实际的应用中电路容易调整；由于所有的节点谐振在相同的频率上，调谐比较简单；从经济性和制造容易程度来考虑，电容耦合电路最合适，而用Bessel 函数设计的滤波器正是电容耦合电路，故采用Bessel 函数进行滤波器的设计。
上传时间： 2013-10-27
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在应用中显示输出是必要的,文中根据Blackfin DSP处理器的特点介绍了一种简单实用的液晶接口设计方法。
上传时间： 2014-12-28
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针对使用硬件描述语言进行设计存在的问题，提出一种基于FPGA并采用DSP Builder作为设计工具的数字信号处理器设计方法。并按照Matlab/Simulink/DSP Builder/QuartusⅡ设计流程，设计了一个12阶FIR 低通数字滤波器，通过Quartus 时序仿真及嵌入式逻辑分析仪SignalTapⅡ硬件测试对设计进行了验证。结果表明，所设计的FIR 滤波器功能正确，性能良好。 Abstract: Aiming at the problems in designing DSP using HDL，a method of designing DSP based on FPGA which using DSP Builder as designed tool is pointed out.A 12-order low-pass FIR digital filter was designed according to the process of Matlab/Simulink/DSP Builder/QuartusⅡ, and the design was verified by the timing simulation based on QuartusⅡand practical test based on SignalTapⅡ. The result shows the designed filter is correct in function and good in performance.
上传时间： 2013-11-17
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介绍了SCADA系统中交流采样器的功能，提出了基于DSP技术和CAN总线的系统构架，详细阐述了系统的硬件和软件设计方法，探讨了一种基于消息的嵌入式系统程序设计思想，最后给出了设计结论。
上传时间： 2014-01-05
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根据TMS320C5402的特点，提出了采用G.711语音编解码算法设计的语音压缩系统，给出了系统的硬件结构和软件流程及A/D、D/A模块与TMS320C5402接口电路的设计方法。该系统具有很高的实时性和实用性
上传时间： 2013-11-22
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提出一种基于FPGA的实时视频信号处理平台的设计方法，该系统接收低帧率数字YCbCr 视频信号，对接收的视频信号进行格式和彩色空间转换、像素和，利用片外SDRAM存储器作为帧缓存且通过时序控制器进行帧率提高，最后通过VGA控制模块对图像信号进行像素放大并在VGA显示器上实时显示。整个设计使用Verilog HDL语言实现，采用Altera公司的EP2S60F1020C3N芯片作为核心器件并对功能进行了验证。
上传时间： 2013-11-10
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为了对中频PCM信号进行直接解调，提出一种全新的数字化PCM中频解调器的设计方法。在实现过程中，采用大规模的FPGA芯片对位帧同步器进行了融合，便于设备的集成化和小型化。这种新型的中频解调器比传统的基带解调器具有硬件成本低和误码率低等优点。
上传时间： 2013-12-17
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PLD、FPGA优秀设计的十条戒律, 该文浅显易懂的介绍了一个优秀设计必须考虑的问题，给出了设计方法和建议。仔细阅读和消化本文，对提高PLD/FPGA设计水平大有裨益
上传时间： 2013-11-23
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随着HDL Hardware Description Language 硬件描述语言语言综合工具及其它相关工具的推广使广大设计工程师从以往烦琐的画原理图连线等工作解脱开来能够将工作重心转移到功能实现上极大地提高了工作效率任何事务都是一分为二的有利就有弊我们发现现在越来越多的工程师不关心自己的电路实现形式以为我只要将功能描述正确其它事情交给工具就行了在这种思想影响下工程师在用HDL语言描述电路时脑袋里没有任何电路概念或者非常模糊也不清楚自己写的代码综合出来之后是什么样子映射到芯片中又会是什么样子有没有充分利用到FPGA的一些特殊资源遇到问题立刻想到的是换速度更快容量更大的FPGA器件导致物料成本上升更为要命的是由于不了解器件结构更不了解与器件结构紧密相关的设计技巧过分依赖综合等工具工具不行自己也就束手无策导致问题迟迟不能解决从而严重影响开发周期导致开发成本急剧上升 目前我们的设计规模越来越庞大动辄上百万门几百万门的电路屡见不鲜同时我们所采用的器件工艺越来越先进已经步入深亚微米时代而在对待深亚微米的器件上我们的设计方法将不可避免地发生变化要更多地关注以前很少关注的线延时我相信ASIC设计以后也会如此此时如果我们不在设计方法设计技巧上有所提高是无法面对这些庞大的基于深亚微米技术的电路设计而且现在的竞争越来越激励从节约公司成本角度出 也要求我们尽可能在比较小的器件里完成比较多的功能 本文从澄清一些错误认识开始从FPGA器件结构出发以速度路径延时大小和面积资源占用率为主题描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧本文对读者的技能基本要求是熟悉数字电路基本知识如加法器计数器RAM等熟悉基本的同步电路设计方法熟悉HDL语言对FPGA的结构有所了解对FPGA设计流程比较了解
上传时间： 2013-11-06
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提出了一种将堆栈空间划分为任务栈和中断嵌套栈的设计结构，使堆栈空间最小化。采用VHDL硬件语言，在FPGA设备上模拟实现了具有自动检验功能的栈空间管理器。栈空间管理器由不同功能的逻辑模块组成，主要阐述了状态控制逻辑模块和地址产生逻辑模块的设计方法。
上传时间： 2014-12-28
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