verilog语言实现的数字钟
verilog语言实现的数字钟，各种定时闹钟功能类似真实的表~利用EDA实验平台实现~~...
虚拟实验平台技术资料
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使用键盘上的上、下、左、右四个按键，可以分别控制led1,2,3,4,每个LED 对应的Port 请参考“实验平台介绍”说明文档。要求按下 上面提到的四个按键中间的一个按键后，该按键对应的led 被点亮，持续1 秒钟以后led 熄 灭。...
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一个时钟计数器
一个时钟计数器，用VHDL语言编写，有24进制，60进制功能，能在实验平台上运行，...
文件的首次适应算法和最佳适应算法
文件的首次适应算法和最佳适应算法，实验平台是vc....
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