薛定宇全部资料 - 虫虫开发者社区

Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能...

2024-02-03 6 薛定宇

2016-06-16 40 薛定宇

立宇泰44B0开发板上时间中断0的实现，armsys－c型开发板，希望大家拍砖！：）

2014-09-01 26 薛定宇

2014-01-08 197 薛定宇

再下载一个北航夏宇闻老师的VERILOG讲稿，和他的经典著作从入门到精通还是有些区别的，大家可以换个角度学习VERILOG

2016-02-22 102 薛定宇

2014-11-24 85 薛定宇

2013-12-25 139 薛定宇

《Windows Mobile手机应用开发》（作者：傅曦//齐宇//徐骏，出版社：人民邮电出版社）随书附带光盘

2014-06-05 49 薛定宇

一套完整的楼宇可视对讲系统设计方案，涵盖设备选型、网络架构及安装调试流程，适用于住宅小区安防系统建设。包含技术参数与布线规范，适合工程技术人员参考使用。

2026-01-16 3 薛定宇

此系统模拟了楼宇的运行状态，能够帮助我们理解工业控制板卡的使用，上位机软件对底层硬件平台的控制，和单片机C语言程序的编写等等。上传的程序是其中的单片机控制部分的程序。

2025-12-20 1 薛定宇

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