本文实现了GPS中频信号处理的整体设计方案。该方案使用Zarlink公司的GP2015射频芯片和FPGA共同搭建硬件系统，用于实现GPS定位功能。其中GP2015芯片作为GPS信号接收前端，FPGA作为系统搭建和算法实现的平台。 首先，针对建立GPS中频数据处理平台的需要，设计了GPS信号接收的射频前端以及LVDS数据传输电路，编写了FPGA传输大量高频数据的VHDL程序，实现了数据的传输及存储。其次，设计PC机的用户界面接口程序，为控制和测试提供了可靠的保障。在此基础上开发了GPS中频数据处理的平台，为研究GPS定位算法提供了硬件基础。 数据捕获和追踪是GPS算法中最耗时的两部分，因此，本设计提出快速精确的数据捕获方法。在分析频域捕获算法的基础上，提出相位差分精确定频的方法，分析其可行性，给出实施方案并与普通串行精确定频算法比较，经过实验，得到了很好的结果。 在研究捕获算法的基础上，本文在FPGA上实现了GPS中频信号的捕获算法。既保证了软件算法的灵活性又利用了硬件工作的实时性，达到了快速捕获的目的。
上传时间： 2013-04-24
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该论文的工作主要分为两部分,第一部分是介绍与数字高清晰度电视(HDTV)码流发生器配套的信源解码板的设计与实现.信源解码板是整个码流发生器的重要组成部分,该论文在介绍相关标准MPEG-2和AC-3以及整个码流发生器功能的基础上提出了用ST公司的芯片组实现HDTV信源解码板的设计方案.论文详细分析了各个功能模块的具体设计方法以及实现时应注意的问题.目前该课题已经成功结题,各项技术指标完全符合合作单位的要求.该论文的第二部分主要是进行基于FPGA的显示器测试信号发生器的研究与开发.在对测试信号发生器所需产生的13种测试图案和所要适应的18种显示格式的介绍之后,该论文提出了以FLEX10K50为核心控制芯片的显示器测试信号发生器的设计方案.该论文详细讨论了FPGA设计中各个功能模块的划分和设计实现方法,并介绍了对FLEX10K50进行配置的方法.
上传时间： 2013-04-24
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本文对TCN中的MVB技术进行了研究，并在深入了解MVB的通信机制的基础上，提出了采用FPGA替代MVB控制器专用芯片的解决方法。根据TCN协议，连接在MVB上的设备可以分为5类，其中1类设备可以在不需要CPU的基础上实现自动通信，最为常用。本设计的目的就是采用FPGA替代MVB1类设备控制器。 文章采用自顶向下的模块化设计方法，根据MVB1类设备控制器要实现的功能，将设计划分为3个模块：发送模块、接收模块和MVB1类模式控制模块。其中发送模块又划分为位控制单元、CRC生成单元、FIFO单元和曼彻斯特编码单元等。接收模块又划分为帧起始检测单元、时钟恢复单元、帧分界符检测单元、数据译码单元、CRC校验单元、译码控制单元和长度错误检测单元等。MVB1类模式控制模块又划分为报文错误处理单元、主帧寄存器单元、TM控制单元和主控单元等。上述各模块的RTL级设计都是采用硬件描述语言Verilog实现的。
上传时间： 2013-07-21
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模糊控制是近代控制理论中一种基于模糊数学理论、采用语言规则与模糊推理等新颖技术的高级控制策略，它是当前研究热点——智能控制中的一个重要分支，发展迅速、应用广泛、实效显著、引人关注。 本书主要内容有模糊数学基础、模糊逻辑理论、模糊控制系统与模糊控制器、模糊控制器的设计与分析、模糊控制理论研究、基于多值逻辑的硬件模糊控制器、模糊集成控制器与系统、模糊控制用的通用芯片和模糊控制应用实例等。这次修订着重增加了多值逻辑理论与应用技术、模糊Petri网和模糊H网理论及嵌入式模糊Petri网知识表示与推理算法，以及基于多值逻辑的模糊控制器硬件实现机理、设计与性能分析等内容。原理与理论部分的论述条理清楚，通俗易懂；应用技术与实例面广量多，说明翔实；全书图文并茂，由浅入深；开卷有益，宜于自学入门。 本书可作为各高等院校相关专业的教师、研究生和高年级学生的教学与研究的参考用书；也可以作为信息学科相关领域，特别是自动化领域的高科技研究和开发部门与公司的工程技术人员、科研工作者的主要参考书。
上传时间： 2013-06-24
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正交频分复用(OnIlogonaJ Frequency Division Multiplexing，OFDM)技术通过将整个信道分为多个带宽相等并行传输的子信道，通过将信息经过子信道独立传输来实现通信，子信道的正交性可以保证最大限度的利用频谱资源。OFDM系统通过循环前缀来消除符号间干扰(ISI)，通过IDFT/DFT调制解调降低了系统实现的复杂度。由于其频谱利用率高，抗多径能力强，在多种通信场合中都得到了应用。虽然有着上述优点，但为了准确的恢复信号，信道估计是OFDM系统中必须实现的一环。 本文正是针对OFDM接收机中的信道估计模块的运算部件的实现进行了研究。首先，研究了OFDM信道估计的LS算法，一阶线性插值算法，二次多项式插值算法，建立了适用于宽带通信系统的信道估计模块模型。其次研究了加法器电路和乘法器电路的实现，包括进位行波加法器，曼彻斯特进位链，超前进位加法器和乘法原理，阵列乘法器，wallace树乘法器及BOOTH编码算法，并分析了各种电路的特性及优缺点。接着研究了几种主要的除法器设计算法，包括数字循环算法，基于函数迭代的算法，以及CORDIC算法，结合信道估计的特点选择了函数迭代和CORDIC算法作为具体实现的方法。最后，在前面的设计的基础上在FPGA芯片上实现了前面的设计方案。
上传时间： 2013-06-06
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本文对16QAM基带Modem的FPGA芯片设计进行了研究与论述.首先介绍了16QAM调制的原理和16QAM基带Modem的FPGA芯片总体设计,以及一些FPGA设计的基本原则.接着介绍了高性能滤波器的FPGA设计方法,并采用多相结构滤波器和分布式算法(DA)设计了发送端平方根升余弦滚降滤波器.然后介绍了自适应盲均衡器的设计,该均衡器是一个复数结构的横向滤波器,采用复用抽头的结构来节省资源,本文对自适应均衡器的核心运算单元-采用booth编码算法设计的高性能乘累加(MAC)运算单元进行了详细描述.接下来介绍了载波恢复环路的FPGA设计,这是一个数字二阶锁相环,本文推导了数字二阶锁相环和模拟二阶锁相环的对应关系.DD相位检测算法中的反正切函数tan
上传时间： 2013-04-24
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作为嵌入式系统核心的微处理器，是SOC不可或缺的“心脏”，微处理器的性能直接影响着整个SOC的性能。 与国际先进技术相比，我国在这一领域的研究和开发工作还相当落后，这直接影响到我国信息产业的发展。本着赶超国外先进技术，填补我国在该领域的空白以摆脱受制于国外的目的，我国很多科研单位和公司进行了自己的努力和尝试。经过几年的探索，已经有多种自主知识产权的处理器芯片完成了设计验证并逐渐进入市场化阶段。我国已结束无“芯”的历史，并向设计出更高性能处理器的目标迈进。 艾科创新微电子公司的VEGA处理器，是公司凭借自己的技术力量和科研水平设计出的一款64位高性能RSIC微处理器。该处理器基于MIPSISA构架，采用五级流水线的设计，并且使用了高性能处理器所广泛采用的虚拟内存管理技术。设计过程中采用自上而下的方法，根据其功能将其划分为取指、译码、算术逻辑运算、内存管理、流水线控制和cache控制等几个功能块，使得我们在设计中能够按照其功能和时序要求进行。 本文的首先介绍了MIPS微处理器的特点，通过对MIPS指令集和其五级流水线结构的介绍使得对VEGA的设计有了一个直观的认识。在此基础上提出了VEGA的结构划分以及主要模块的功能。作为采用虚拟内存管理技术的处理器，文章的主要部分介绍了VEGA的虚拟内存管理技术，将VEGA的内存管理单元(MMU)尤其是内部两个翻译后援缓冲(TLB)的设计作为重点给出了流水线处理器设计的方法。结束总体设计并完成仿真后，并不能代表设计的正确性，它还需要我们在实际的硬件平台上进行验证。作为论文的又一重点内容，介绍了我们在VEGA验证过程中使用到的FPGA的主要配置单元，FPGA的设计流程。VEGA的FPGA平台是一完整的计算机系统，我们利用在线调试软件XilinxChipscope对其进行了在线调试，修正其错误。 经过模块设计到最后的FPGA验证，VEGA完成了其逻辑设计，经过综合和布局布线等后端流程，VEGA采用0.18工艺流片后达到120MHz的工作频率，可在其平台上运行Windows-CE和Linux嵌入式操作系统，达到了预计的设计要求。
上传时间： 2013-07-07
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JPEG2000是新一代的静态图像压缩标准，它相比JPEG有很多新的特性，如渐进传输和感兴趣区域编码等，因而它具有广阔的应用前景，特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法，其计算复杂度远远高于JPEG，完全采用软件方案实现将会占用大量的处理器时间和内存开销，而且速度较慢，实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用，打开巨大的潜在市场，研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎，其中的上下文编码的运算量约占到总运算量的50％，是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算，没有复杂的数学运算，但逻辑控制流程复杂繁琐，对存储器访问频繁，采用DSP或者其他的通用处理器通过指令控制实现该算法，未能显著提高编码速度。本文采用FPGA芯片，以电路逻辑的方式来实现该算法并进行优化，在研究和分析了上下文编码算法运算特点的基础上，设计了列判断和交错存储相结合的硬件实现方案，并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后，所获得的上下文编码模块最大时钟频率为101MHz，且能在130ms内完成对一幅512×512灰度图像的编码，性能比Jasper软件中的实现方案提高了75％。 JPEG2000的一个重要特性是其具有渐进传输的能力，而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析，并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证，本文设计了基于FPGA和ARM的验证实验平台，其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码，而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证，实验结果表明本文设计的算法模块功能正确，并在一定程度上提高了编码速度。
上传时间： 2013-04-24
上传用户：独孤求源
非常不错的过零检测芯片，DIP8封装，外围器件极少
上传时间： 2013-04-24
上传用户：WANGXIAN001
NEC芯片资料79F8513，芯片学习资料，共阅参考！
上传时间： 2013-04-24
上传用户：leehom61
