1 产品简介1.1 产品特点下载速度快，超越 JLINK V8，接近 JLINK V9采用 2.4G 无线通信，自动跳频支持 1.8V~5V 设备，自动检测支持 1.8V/3.3V/5V 电源输出，上位机设置支持目标板取电/给目标板供电支持 MDK/IAR 编译器，无需驱动，不丢固件支持 Cortex M0/M1/M3/M4/M7 等内核 ARM 芯片支持仿真调试，支持代码下载、支持虚拟串口提供 20P 标准 JTAG 接口、提供 4P 简化 SWD 接口支持 XP/WIN7/WIN8/WIN10 等操作系统尺寸小巧，携带方便1.2 基本参数产品名称 ATK-HSWLDBG 高速无线调试器产品型号 ATK-HSWLDBG支持芯片 ARM Cortex M0/M1/M3/M4/M7 全系列通信方式 USB（免驱）仿真接口 JTAG、SWD支持编译器 MDK、IAR串口速度 10Mbps（max）烧录速度 10M通信距离 ≥10MTX 端工作电压 5V（USB 供电）TX 端工作电流 151mARX 端工作电压 3.3V/5V(USB 或者 JTAG 或者 SWD 供电)RX 端工作电流 132mA@5V工作温度 -40℃~+85℃尺寸 66.5mm*40mm*17mm1.3 产品实物图图 发送端图 接收端图 接收端接口输出电压示意图，所有标注 GND 的引脚均为地线1.4 接线示意图高速无线调试器发送端，接线图：高速无线调试器接收端，JTAG/SWD 接口供电，接线示意图：高速无线调试器接收端，USB 接口供电，接线示意图：1.5 高速无线调试器工作原理示意图电脑端 高速无线调试器发送端 USB 接口目标 MCU 高速无线调试器接收端 JTAG/SWD 接口目标 MCU 高速无线调试器接收端5V 电源JTAG/SW 接口 USB 接口高速无线调试器JTAG/SW 接口 目标 MCU 高速无线调试器接收端USB 接口 电脑端 高速无线调试器发送端无线模块无线模块2、MDK 配置教程注意：低版本 MDK 对高速无线调试器的支持不完善，推荐 MDK5.23及以上版本。MDK5.23~MDK5.26 对高速 DAP 的支持都有 bug，必须打补丁。参考“mdk 补丁”文件夹下的相关文档解决。SWD 如果接3 线，请查看第 10 章，常见问题 1。要提高速度，参考 4.2 节配置无线参数为大包模式。如果无线通信不稳定，参考常见问题 4。
标签： 高速无线调试器
上传时间： 2022-06-04
上传用户：d1997wayne
10_视频教程09_参考资料08_demo07_芯片手册06_使用教程05_测试固件04_引脚分配03_配套软件02_原理图01_用户手册AC6102开发板使用常见问题自助解答贴.pdf - 93.40KB芯航线AC6102_V2型USB3.0开发板用户手册V1.3.pdf - 8.53MBNIOS II 开发注意点总结.pdf - 2.96MBAC6102_V2 IO介绍.bmp - 11.87MB
上传时间： 2022-06-05
上传用户：qingfengchizhu
NRF24L01是NORDIC公司最近生产的一款无线通信通信芯片，采用FSK调制，内部集成NORDIC自己的EnhancedShortBurst协议。可以实现点对点或是1对6的无线通信。无线通信速度可以达到2M（bps）。NORDIC公司提供通信模块的GERBER文件，可以直接加工生产。嵌入式工程师或是单片机爱好者只需要为单片机系统预留5个GPIO，1个中断输入引脚，就可以很容易实现无线通信的功能，非常适合用来为MCU系统构建无线通信功能。
上传时间： 2022-06-15
上传用户：canderile
说明：Microchip Technology Inc.采用存储容量为1 Kb至1Mb的低电压串行电可擦除PROM（Electrically Erasable PROM，EEPROM），支持兼容串行外设接口（Serial Peripheral Interface，SPI）的串行总线架构，该系列器件支持字节级和页级功能，存储容量为512 Kb和1Mb的器件还通常与基于闪存的产品结合使用，具有扇区和芯片擦除功能。所需的总线信号为时钟输入（SCK）线、独立的数据输入（S1）线和数据输出（SO）线。通过片选（CS）输入信号控制对器件的访问。可通过保持引脚（HOLD）暂停与器件的通信。器件被暂停后，除片选信号外的所有输入信号的变化都将被忽略，允许主机响应优先级更高的中断。整个SPI兼容系列器件都具有标准的8引脚PDIP和SOIC封装，以及更高级的封装，如8引脚TSSOP，MSOP.2x3DFN，5x6 DFN和6引脚SOT-23封装形式。所有封装均为符合RoHS标准的无铅（雾锡）封装。引脚图（未按比例绘制）
上传时间： 2022-06-20
上传用户：fliang
广东工业大学硕士学位论文 (工学硕士) 基于FPGA的PCIE数据采集卡设计数据采集处理技术与传感器技术、信号处理技术和PC机技术共同构成检测 技术的基础，其中数据采集处理技术作为实现自动化检测的前提，在整个数字化 系统中处于尤为重要的地位。对于核磁共振这样复杂的系统设备，实现自动化测 试显得尤为必要，又因为核磁共振成像系统的特殊性，对数据的采集有特殊要求， 需要根据各种脉冲序列的不同要求设置采样点数和采样间隔，根据待采信号的不 同带宽来设置采样率，将系统成像的数据采集下来进行处理，最后重建图像和显 示。因此本文基于现有的采集技术开发专门应用于核磁共振成像的数据采集卡。 该采集卡从软件与硬件两个方面对基于FPGA的PCIE数据采集卡进行了研 究，并完成了实物设计。软件方面以FPGA为核心芯片完成数据采集卡的接口控 制以及数据处理。通过Altera的GXB IP核对数据进行捕捉，同时根据实际需要 设计了传输协议，由数据处理模块将捕捉到的数据通过CIC滤波器进行抽取滤 波，然后将信号存入DDR2 SDRAM存储芯片中。在传输接口设计上采用PCIE 总线接口的数据传输模式，并利用FPGA的IP核资源完成接口的逻辑控制。 硬件部分分为FPGA外围配置电路、DDR2接口电路、PCIE接口电路等模 块。该采集卡硬件系统由Flash对FPGA进行初始化，通过FPGA配置PCIE总 线，根据FPGA中PCIE通道引脚的要求进行布局布线。DDR2接口电路模块依 据DDR2芯片驱动和接收端的电平标准、端接方式确定DDR2与FPGA之间通 信的各信号走线。针对各个模块接口电路的特点分别进行眼图测试，分析了板卡 的通信质量，对整个原理图布局进行了设计优化。 通过测试，该数据采集卡实现了通过CPLD对FPGA进行加载，并在FPGA 内部实现了抽取滤波等高速数字信号处理，各种接IsI和控制逻辑以及通过大容量 的DDR2 SDRAM缓存各种数据处理结果正确。经系统成像，该采集卡采集下来 的数字信息可通过图像重建准确成像，为核磁共振成像系统的工程实现打下了良 好的成像基础。
上传时间： 2022-06-21
上传用户：fliang
SPI总线协议及SPI时序图详解SP1是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI是一种高速的、全双工、同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。SP1是一个环形总线结构，由ss（cs）、sck，sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。上升沿发送、下降沿接收、高位先发送上升沿到来的时候，sdo上的电平将被发送到从设备的寄存器中，下降沿到来的时候，sdi上的电平将被接收到主设备的寄存器中，假设主机和从机初始化就绪：并且主机的sbuff-Oxaa（10101010），从机的sbuff-0x55（01010101），下面将分步对spi的8个时钟周期的数据情况演示一遍（假设上升沿发送数据）。
上传时间： 2022-06-23
上传用户：fliang
1.特色（CY7C68013A/14A/15A/16A）■USB 2.0USB IF 高速性能且经过认证（TID#40460272）■单芯片集成USB2.0收发器、智能串行接口引擎（SIE）和增强型8051微处理器■适用性、外观和功能均与FX2兼容a引脚兼容口目标代码兼容a功能兼容（FX2LP是超集）■超低功耗：lcc在任何模式下都不超过85mA a适合总线和电池供电的应用软件：8051代码运行介质：3内部RAM，通过USB下载口内部RAM，从EEPROM加载口外部存储设备（128引脚封装）■16K字节片上代码/数据RAM■四个可编程的BULK/INTERRUPT/ISOCHRONOUS 端点口缓冲区大小选项：两倍，三倍，四倍■附加的可编程（BULK/INTERRUPT）64位端点■8位或16位外部数据接口■可生成智能介质标准错误校正码ECC
标签： usb
上传时间： 2022-06-25
上传用户：zhaiyawei
GPIB为PC机与可编程仪器之间的连接系统定义了电气、机械、功能和软件特性。在自动测试领域中，GPIB通用接口是测试仪器常用的接口方式，具有一定的优势。通过GPIB组建自动测试系统方便且费用低廉。而GPIB控制芯片是自动测试系统中的关键芯片。目前，此类芯片只有国外少数公司生产，不仅价格昂贵，而且购买不便。因此，GPIB接口芯片的国产化、自主化对我国的自动测试产业具有重大的意义。本文通过对IEEE-488协议的理解与裁减，定义了一款包含具有讲者，听者，控者三个功能的GPIB接口控制规范。采用标准数字IC设计流程，对协议状态机化简后，进行了RTL级的Verilog编码设计，基于FPGA进行了原型验证。根据需要，对芯片的内部进行了时钟门控处理来降低功耗。采用芯片引脚复用和JTAG测试原理，对芯片内部增加了测试电路，方便了内部状态的测试，实现了可测试性设计。该芯片的工作时钟频率为8MHz，通过Synopsys的工具DC对源代码进行了综合；使用PT对设计进行了静态时序分析；采用Cadence公司的Silicon Ensemble对综合后的网表进行了版图设计，对芯片内部的电源网络和时钟树做了特殊处理，在国外的某5V0.5/m标准数字单元库下进行了mapping，芯片规模10万门左右，裸片面积为1.5mm×1.7mm。
上传时间： 2022-06-25
上传用户：zhaiyawei
SPI总线协议及SPI时序图详解SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPl，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。SPI是一个环形总线结构，由ss（cs）、sck、sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。上升沿发送、下降沿接收、高位先发送。上升沿到来的时候，sdo上的电平将被发送到从设备的寄存器中。下降沿到来的时候，sdi上的电平将被接收到主设备的寄存器中。假设主机和从机初始化就绪：并且主机的sbuff=0xaa（10101010），从机的sbuff=0x55（01010101），下面将分步对spi的8个时钟周期的数据情况演示一遍（假设上升沿发送数据）。
上传时间： 2022-06-28
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stm32f103rct6的原理图，给出了stm32f103rct6的每个引脚作用。
标签： stm32
上传时间： 2022-06-29
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