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胡大可

  • 基于FPGA的运动目标检测系统

    视频序列中运动目标的检测是计算机视觉和图像编码研究领域的一个重要课题,在机器人导航、智能监视系统、交通监测、医学图像处理以及视频图像压缩和传输等领域都有广泛的应用。FPGA作为当今主流的大规模可编程专用集成电路,可以满足高速图像处理的需要。使用FPGA可以充分利用硬件上的并行性,从本质上改善图像处理的速度,使对大数据量的图像处理达到实时性。本文提出基于FPGA的运动目标检测系统,对以后算法的改进,输入输出图像大小的变化,图像采集和显示设备更换等都具有灵活性。 本文对目前运动目标检测的主要算法研究分析,根据背景减法的适用环境和特点提出改进的W4运动检测算法。该算法具备背景减法的优点,并且克服了W4运动检测算法在环境变化较快或环境变化较频繁条件下对运动目标进行检测的局限性。 本文首先在MATLAB中对改进的W4运动检测算法进行仿真,然后将算法移植到FPGA中实现。设计图像采集、图像检测和VGA显示等模块,完善运动目标检测系统。根据算法和运动目标检测系统的特点提出一种基于改进的W4算法的快速检测方法,该方法以块为单位进行运动目标检测,可以有效地提高图像处理的速度,使系统满足实时性要求。

    标签: FPGA 运动目标 检测系统

    上传时间: 2013-07-20

    上传用户:sn2080395

  • 三维图形几何管线的算法

    近年来,计算机图形学应用越来越广泛,尤其是三维(3D)绘图。3D绘图使用3D模型和各种影像处理产生具有三维空间真实感的影像,应用于虚拟真实情况以及多媒体的产品上,且多半是使用低成本的实时3D计算机绘图技术为基础。在初期3D图形学刚起步时,由于图形简单,因此可以利用CPU来运算,但随着图形学技术的发展,所要绘制的图形越来越复杂,这时如果单纯依赖CPU来处理,不能达到实时的要求,因此需要专门的硬件来加速图形处理,GPU(图形处理单元)因此出现了。不过由于3D图形加速硬件的复杂性和短寿命,这极大地提高了对硬件开发环境的需要。为了更好的对设计进行更改和测试,不能仅仅用专门定制的方法来设计,需要其他的方:硬件描述语言(HDL)和FPGA。 随着计算机绘图规模的需要,借助辅助硬件资源,来提高图形处理单元(GPU)处理速度的需求越来越普遍。自从15年前现场可编程门阵列(FPGA)开始出现以来,其在可编程硬件领域所起的作用越来越大。它们在速度、体积和速度方面都有了很大的提高。这意味着FPGA在以前只能使用专用硬件的场合越来越重要。其中一个应用领域就是3D图形渲染,在这个研究领域里人们正在利用具有可编程性能的FPGA来帮助改进图形处理单元(GPU)的性能。 能够在廉价、可动态重新配置的FPGA上实现复杂算法来辅助硬件设计。本文的设计就是通过在FPGA上实现3维图形几何处理管线部分功能来提高图形处理速度。具体实现中使用硬件描述语言(Verilog HDL)进行逻辑设计,并发现问题解决问题。 本文主要特色如下: 1.针对几何变换换子系统,提出一种硬件实现方案,该方案能对基本的几何变换如:平移、缩放、旋转和投影进行操作。首先构造出总体变换矩阵,随后进行矩阵乘法运算,再进行投影变换,最后输出变换座标。提出一种脉动阵列结构,用于两个矩阵的乘法运算。找到一种快捷的方法来实现矩阵相乘,将能大大提高系统的效率。 2.对于3D图形裁剪,文中描述了一种裁剪引擎,它能够处理3D图形中的裁剪、透视除法以及视口映射的功能。硬件实现的难度取决于裁剪算法的复杂程度。我们在Sutherland-Hodgman裁剪算法的基础上提出一种新的裁剪算法,该算法通过去除冗余顶点以提高处理速度,同时利用编码来判断线段可见性的方法使得硬件实现变得很容易。 3.最后,我们在FPGA上实现了几何变换以及三维裁剪,并与C语言的模拟结果对比发现结果正确,且三维裁剪能够以3M个三角形/s的速度运行,满足了图形流水中的实时性要求。

    标签: 三维图形 几何 算法

    上传时间: 2013-04-24

    上传用户:yerik

  • 基于FPGA的实时图像融合处理系统

    随着多媒体技术发展,数字图像处理已经成为众多应用系统的核心和基础。图像处理作为一种重要的现代技术,已经广泛应用于军事指挥、大视场展览、跟踪雷达、电视会议、导航等众多领域。因而,实现高分辨率高帧率图像实时处理的技术不仅具有广泛的应用前景,而且对相关领域的发展也具有深远意义。 大视场可视化系统由于屏幕尺寸很大,只有在特制的曲面屏幕上才能使细节得到充分地展现。为了在曲面屏幕上正确的显示图像,需要在投影前实时地对图像进行几何校正和边缘融合。而现场可编程门阵列(FPGA)则是用硬件处理实时图像数据的理想选择,基于FPGA的图像处理技术是世界范围内广泛关注的研究领域。 本课题的主要工作就是设计一个以FPGA为核心的硬件系统,该系统可对高分辨率高刷新率(1024*768@60Hz)的视频图像实时地进行几何校正和边缘融合。 论文首先介绍了图像处理的几何原理,然后提出了基于FPGA的大视场实时图像融合处理系统的设计方案和模块功能划分。系统分为算法与软件设计,硬件电路设计和FPGA逻辑设计三个大的部分。本论文主要负责FPGA的逻辑设计。围绕FPGA的逻辑设计,论文先介绍了系统涉及的关键技术,以及使用Verilog语言进行逻辑设计的基本原则。 论文重点对FPGA内部模块设计进行了详细的阐述。仲裁与控制模块是顶模块的主体部分,主要实现系统状态机和时序控制;参数表模块主要实现SDRAM存储器的控制器接口,用于图像处理时读取参数信息。图像处理模块是整个系统的核心,通过调用FPGA内嵌的XtremeDSP模块,高速地完成对图像数据的乘累加运算。最后论文提出并实现了一种基于PicoBlaze核的12C总线接口用于配置FPGA外围芯片。 经过对寄存器传输级VerilogHDL代码的综合和仿真,结果表明,本文所设计的系统可以应用在大视场可视化系统中完成对高分辨率高帧率图像的实时处理。

    标签: FPGA 实时图像 处理系统

    上传时间: 2013-05-19

    上传用户:恋天使569

  • 基于FPGA的视频图像画面分割器

    视频监控一直是人们关注的应用技术热点之一,它以其直观、方便、信息内容丰富而被广泛用于在电视台、银行、商场等场合。在视频图像监控系统中,经常需要对多路视频信号进行实时监控,如果每一路视频信号都占用一个监视器屏幕,则会大大增加系统成本。视频图像画面分割器主要功能是完成多路视频信号合成一路在监视器显示,是视频监控系统的核心部分。 传统的基于分立数字逻辑电路甚至DSP芯片设计的画面分割器的体积较大且成本较高。为此,本文介绍了一种基于FPGA技术的视频图像画面分割器的设计与实现。 本文对视频图像画面分割技术进行了分析,完成了基于ITU-RBT.656视频数据格式的画面分割方法设计;系统采用Xilinx公司的FPGA作为核心控制器,设计了视频图像画面分割器的硬件电路,该电路在FPGA中,将数字电路集成在一起,电路结构简洁,具有较好的稳定性和灵活性;在硬件电路平台基础上,以四路视频图像分割为例,完成了I2C总线接口模块,异步FIFO模块,有效视频图像数据提取模块,图像存储控制模块和图像合成模块的设计,首先,由摄像头采集四路模拟视频信号,经视频解码芯片转换为数字视频图像信号后送入异步FIFO缓冲。然后,根据画面分割需要进行视频图像数据抽取,并将抽取的视频图像数据按照一定的规则存储到图像存储器。最后,按照数字视频图像的数据格式,将四路视频图像合成一路编码输出,实现了四路视频图像分割的功能。从而验证了电路设计和分割方法的正确性。 本文通过由FPGA实现多路视频图像的采集、存储和合成等逻辑控制功能,I2C总线对两片视频解码器进行动态配置等方法,实现四路视频图像的轮流采集、存储和图像的合成,提高了系统集成度,并可根据系统需要修改设计和进一步扩展功能,同时提高了系统的灵活性。

    标签: FPGA 视频图像 画面分割器

    上传时间: 2013-04-24

    上传用户:啦啦啦啦啦啦啦

  • 基于ARM多用户智能电能表设计

    随着城市居民住房的发展,楼房用表需求量不断增大,传统的把多个电能表挂在一起的计量方式越来越显出它的弊端;即体积大,成本高,工程造价高,不利于新型住房的集中用电管理。多用户、多功能智能电表不仅能很好地解决上述问题,还能实现很多智能化的功能。 多用户多功能智能电能表可同时计量48户居民的用电量。该电能表采用2块LPC2294控制,以完成数据的通信和采集;采用2块ARM,以减轻CUP的负担,提高系统的多功能化和智能化。相对于单用户电表,多用户电表有多达32路以上通道,采用同一系统进行分时处理,该系统采用12位A/D转换芯片AD8364,能保证数据采集的精度和速度。上位机还能实现与银联系统联网,可远程控制用户的用电。多用户、多功能电能表在灵活性、多功能化、智能化、精度等方面都有优势。

    标签: ARM 多用 智能电能表

    上传时间: 2013-04-24

    上传用户:叶山豪

  • 动态光谱数据采集与预处理

    人体血液成份的无创检测是生物医学领域尚未攻克的前沿课题之一,动态光谱法在理论上克服了其它检测方法难以逾越的障碍——个体差异和测量条件对检测结果的影响。实现动态光谱检测,其关键在于采集多波长的光电容积脉搏波信号,并对其进行处理。针对动态光谱检测中信号微弱、信噪比低、处理数据量大的特点,本文设计了基于FPGA和面阵CCD摄像头的动态光谱数据采集与预处理系统,提高检测精度,采集出满足动态光谱信号提取要求的光电脉搏波;并对动态光谱频域提取法的核心算法FFT的FPGA实现进行研究。 课题提出用高灵敏度的面阵CCD摄像头替代常规光栅光谱仪中的光电接收器,实现对多波长的光电容积脉搏波的检测。结合面阵CCD的二维图像特点,采用信号累加法去除噪声,提高信号的信噪比。 创新性的提出一种不同于以往的信号累加方法——将处于同一行的视频信号在采样过程中直接累加,然后再进行传输和存储。不同于帧累加和异行累加,这种同行累加方式不但大大的提高了信号的信噪比,同时减小了数据的传输速度和传输量,降低了对存储器容量的要求,改善了动态光谱信号检测系统的性能。 针对面阵CCD摄像头输出的复合视频信号的特点,设计视频信号解调电路,得到高速、高精度的数字视频信号和准确的视频同步信号,用于后续的视频信号采集与处理。 根据动态光谱信号检测和视频信号采集的要求,选择可编程逻辑器件FPGA作为硬件平台,设计并实现了基于FPGA和面阵CCD摄像头的光电脉搏波采集与预处理系统。该系统实现了视频信号的精确定位,通过光谱信号的高速同行累加,实现了光电脉搏波信号的高精度检测。系统采用基于FPGA的Nios II嵌入式处理器系统,通过对其应用程序的开发,可靠的实现了数据的采集、传输和存储,提高了系统的集成度,降低了开发成本。 为实现动态光谱信号的频域提取,研究了基于FPGA的FFT实现方案,对各关键模块进行设计,为动态光谱信号的进一步处理打下良好的基础。 最后,通过实验证明了系统数据采集的正确性和信号预处理的可行性,得到了符合动态光谱信号提取要求的脉搏波信号。

    标签: 动态 光谱数据采集 预处理

    上传时间: 2013-04-24

    上传用户:cknck

  • 几种用于FPGA的新型有效混合布线算法

    采用现场可编程门阵列(FPGA)可以快速实现数字电路,但是用于生成FPGA编程的比特流文件的CAD工具在编制大规模电路时常常需要数小时的时间,以至于许多设计者甚至通过在给定FPGA上采用更多的资源,或者以牺牲电路速度为代价来提高编制速度。电路编制过程中大部分时间花费在布线阶段,因此有效的布线算法能极大地减少布线时间。 许多布线算法已经被开发并获得应用,其中布尔可满足性(SAT)布线算法及几何查找布线算法是当前最为流行的两种。然而它们各有缺点:基于SAT的布线算法在可扩展性上有很大缺陷;几何查找布线算法虽然具有广泛的拆线重布线能力,但当实际问题具有严格的布线约束条件时,它在布线方案的收敛方面存在很大困难。基于此,本文致力于探索一种能有效解决以上问题的新型算法,具体研究工作和结果可归纳如下。 1、在全面调查FPGA结构的最新研究动态的基础上,确定了一种FPGA布线结构模型,即一个基于SRAM的对称阵列(岛状)FPGA结构作为研究对象,该模型仅需3个适合的参数即能表示布线结构。为使所有布线算法可在相同平台上运行,选择了美国北卡罗来纳州微电子中心的20个大规模电路作为基准,并在布线前采用VPR399对每个电路都生成30个布局,从而使所有的布线算法都能够直接在这些预制电路上运行。 2、详细研究了四种几何查找布线算法,即一种基本迷宫布线算法Lee,一种基于协商的性能驱动的布线算法PathFinder,一种快速的时延驱动的布线算法VPR430和一种协商A

    标签: FPGA 布线算法

    上传时间: 2013-05-18

    上传用户:ukuk

  • 纹理映射算法研究与FPGA实现

    纹理映射在计算机图形计算中属于光栅化阶段,处理的是像素,主要的特点是数据的吞吐量大,对实时系统来说转换的速度是一个关键的因素,人们寻求各种加速算法来提高运算速度。传统的方法是用更快的处理器,并行算法或专用硬件。随着数字技术的发展,尤其是可编程逻辑门阵列(FPGAs)的发展,提供了一种新的加速方法。FPGAs在密度和性能上都有突破性的发展,当前的FPGA芯片已经能够运算各种图形算法,而在速度上与专用的图形卡硬件相同。因此,FPGA芯片非常适合这项工作。 本文主要工作包括以下几个方面: 1、本文提出了一种MIPmapping纹理映射优化方法,改进了MIPmapping映射细化层次算法及纹理图像的存储方式,减少纹理寻址的计算量,提高纹理存储的相关性。详细内容请阅读第三章。 2、提出了一种MIPmapping纹理映射优化方法的硬件实现方案,该方案针对移动设备对功耗和面积的要求,以及分辨率不高的特点,在参数空间到纹理地址的计算中用定点数来实现。详细内容请阅读第四章。 3、实现了纹理映射流水线单元纹理地址产生电路,及纹理滤波电路的FPGA设计,并给出设计的综合和仿真结果。详细内容请阅读第五章4、实现了符合IEEE 754单精度标准的乘法、乘累加及除法运算器电路。乘法器采用改进型Booth编码电路以减少部分积数量,用Wallace对部分积进行压缩;乘累加器采用multiply-add fused算法,对关键路径进行了优化;除法器为基于改进型泰勒级数展开的查找表结构实现,查找表尺寸只有208字节,电路为固定时延,在电路尺寸、延时及复杂度方面进行了较好的平衡。

    标签: FPGA 映射 算法研究

    上传时间: 2013-04-24

    上传用户:yxvideo

  • 应用于十万门FPGA的全数字锁相环设计

    在过去的十几年间,FPGA取得了惊人的发展:集成度已达到1000万等效门、速度可达到400~500MHz。随着FPGA的集成度不断增大,在高密度FPGA中,芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在,解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时,减小时钟偏差,本文设计了内置于FPGA芯片中的延迟锁相环,采用一种全数字的电路结构,将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路,和延时补偿调整电路,配合特定的控制逻辑电路,完成时钟延时补偿。在输入时钟频率不变的情况下,只需一次调节过程即可完成输入输出时钟的同步,锁定时间较短,噪声不会积累,抗干扰性好。 在Smic0.18um工艺下,设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz,最大抖动时间为35ps,锁定时间为13个输入时钟周期。另外,完成了时钟相移电路的设计,实现可编程相移,为用户提供与输入时钟同频的相位差为90度,180度,270度的相移时钟;时钟占空比调节电路的设计,实现可编程占空比,可以提供占空比为50/50的时钟信号;时钟分频电路的设计,实现频率分频,提供1.5,2,2.5,3,4,5,8,16分频时钟。

    标签: FPGA 应用于 全数字 锁相环

    上传时间: 2013-07-06

    上传用户:LouieWu

  • 基于FPGA的无线信道仿真器设计与实现

    随着人们对无线通信需求和质量的要求越来越高,无线通信设备的研发也变得越来越复杂,系统测试在整个设备研发过程中所占的比重也越来越大。为了能够尽快缩短研发周期,测试人员需要在实验室模拟出无线信道的各种传播特性,以便对所设计的系统进行调试与测试。无线信道仿真器是进行无线通信系统硬件调试与测试不可或缺的仪器之一。 本文设计的无线信道仿真器是以Clarke信道模型为参考,采用基于Jakes模型的改进算法,使用Altera公司的StratixⅡ EP2S180模拟实现了频率选择性衰落信道。信道仿真器实现了四根天线数据的上行接收,每根天线由八条可分辨路径,每条可分辨路径由64个反射体构成,每根天线可分辨路径和反射体的数目可以独立配置。通过对每个反射体初始角度和初始相位的设置,并且保证反射体的角度和相位是均匀分布的随机数,可以使得同一条路径不同反射体之间的非相关特性,得到的多径传播信道是一个离散的广义平稳非相关散射模型(WSSUS)。无线信道仿真器模拟了上行数据传输环境,上行数据由后台产生后储存在单板上的SDRAM中。启动测试之后,上行数据在CPU的控制下通过信道仿真器,然后送达基带处理板解调,最后测试数据的误码率和误块率,从而分析基站的上行接收性能。 首先,本文研究了3GPP TS 25.141协议中对通信设备测试的要求和无线信道自身的特点,完成了对无线信道仿真器系统设计方案的吸收和修改。 其次,针对FPGA内部资源结构,研究了信道仿真器FPGA实现过程中的困难和资源的消耗,进行了模块划分。主要完成了时延模块、瑞利衰落模块、背板接口模块等的RTL级代码的开发、仿真、综合和板上调试;完成了FPGA和后台软件的联合调试;完成了两天线到四天线的改版工作,使FPGA内部的工作频率翻了一倍,大幅降低了FPGA资源的消耗。 最后,在完成无线信道仿真器的硬件设计之后,对无线信道仿真器的测试根据3GPP TS 25.141 V6.13.0协议中的要求进行,即在数据误块率(BLER)一定的情况下,对不同信道传播环境和不同传输业务下的信噪比(Eb/No)进行测试,单天线和多天线的测试结果符合协议中规定的信噪比(Eb/No)的要求。

    标签: FPGA 无线信道 仿真器

    上传时间: 2013-04-24

    上传用户:小杨高1