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　　Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。　　UltraScale架构是业界首次在All Program...

📅 2013-12-23

介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，...

📅 2013-12-13

针对固定码长Turbo码适应性差的缺点，以LTE为应用背景，提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长，平衡译码性能和系统时延。方案...

📅 2013-10-08

目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时...

📅 2013-11-20

通用阵列逻辑GAL实现基本门电路的设计一、实验目的 1.了解GAL22V10的结构及其应用； 2.掌握GAL器件的设计原则和一般格式； 3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计； 4.掌...

📅 2013-11-17

本文档说明实际建立一个CAN-bus网络时，对网络布线和CAN 接口的设计，对通讯电缆和连接器的选择，以及一些保障通讯可靠、提高抗干扰能力的经验措施。...

📅 2013-11-09

IP网的QoS技术研究，介绍了排队类型，等待时延等。...

📅 2015-03-12

jitterbug是基于matlab的工具箱，允许对在不同的时域条件下的线性系统的二次性能指标计算。用这个工具箱，可以很容易看出系统对时延、jitter和数据丢失等的响应。...

📅 2014-07-23

由于自校正控制器在实际中的广泛运用，其缺点日益明显，主要体现在变阶次、变时延和变参数的系统中，因此研制具有较强的鲁棒性的控制器在实际运用中非常有用。Clark等人提出的广义预测控制自校正控制器是一种基...

📅 2014-01-25

关于simu1: 在simlink运行之前的初始化过程中，完成了信道时延和幅度的估计，多径合成权系数估计多径合成采用可选EG/MR/MMSE合成信道可选白噪声信道AWGN和IEEE80.21...

📅 2015-08-14

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