现场可编程门阵列(FPGA)是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,它结合了微电子技术、电路技术和EDA(Electronics Design Automation)技术。随着它的广泛应用和快速发展,使设计电路的规模和集成度不断提高,同时也带来了电子系统设计方法和设计思想的不断推陈出新。 随着数字电子技术的发展,数字信号处理的理论和技术广泛的应用于通讯、语音处理、计算机和多媒体等领域。离散傅立叶变换(DFT)作为数字信号处理中的基本运算,发挥着重要作用。而快速傅里叶变换(FFT)算法的提出,使离散傅里叶变换的运算量减小了几个数量级,使得数字信号处理的实现变得更加容易。FFT已经成为现代数字信号处理的核心技术之一,因此对FFT算法及其实现方法的研究具有很强的理论和现实意义。 本文主要研究如何利用FPGA实现FFT算法,研制具有自主知识产权的FFT信号处理器。该设计采用高效基-16算法实现了一种4096点FFT复数浮点运算处理器,其蝶形处理单元的基-16运算核采用两级改进的基-4算法级联实现,仅用8个实数乘法器就可实现基-16蝶形单元所需的8次复数乘法运算,在保持处理速度的优势下,比传统的基-16算法节省了75％的乘法器逻辑资源。 在重点研究处理器蝶形单元设计的基础上,本文完成了整个FFT处理器电路的FPGA设计。首先基于对处理器功能和特点的分析,研究了FFT算法的选取和优化,并完成了处理器体系结构的设计；在此基础上,以提高处理器处理速度和减小硬件资源消耗为重点研究了具体的实现方案,完成了1.2万行RTL代码编程,并在XILINX公司提供的ISE 9.1i集成开发环境中实现了处理器各个模块的RTL设计：随后,以XILINX Spartan-3系列FPGA芯片xc3S1000为硬件平台,完成了整个FFT处理器的电路设计实现。 经过仿真验证,本文所设计的FFT处理器芯片运行速度达到了100MHz,占用的FPGA门数为552806,电路的信噪比可以达到50dB以上,达到了高速高性能的设计要求。
上传时间： 2013-04-24
上传用户：科学怪人
基于AD9833的高精度可编程波形发生器系统设计:介绍一种基于AD9833的高精度可编程波形发生器系统解决方案，该系统具有可编程设置、波形频率和峰峰值等功能，从而解决DDS输出波形峰峰值不能直接
上传时间： 2013-04-24
上传用户：ecooo
众所周知，信息传输的核心问题是有效性和可靠性，调制解调技术的发展正是体现了这一思想。从最早的模拟调幅调频技术的日益完善，到现在数字调制技术的广泛运用，使得信息的传输更为有效和可靠。QAM调制作为一种新的调制技术，因其具有很高的频带利用率而得到了广泛的应用。 本文对基于FPGA的16QAM调制解调进行了讨论和研究。首先对16QAM调制解调原理进行了阐述，建立了16QAM调制解调系统的数学模型，然后通过分析提出了基于FPGA的16QAM调制解调系统的设计方案。最后编写Verilog代码实现了算法仿真。 FPGA芯片采用的是Altera公司的大规模集成电路芯片Cyclone系列的EPlC20F32417，并通过软件编程对其进行了相关调试。文中详细介绍了基带成形滤波器、载波恢复和定时同步的基本原理及其设计方法。首先用Matlab对整个16QAM系统进行了软件仿真；然后用硬件描述语言Verilog HDL在QuartusⅡ环境下完成了系统关键算法的编写、行为仿真和综合，最后详细阐述了异步串口(UART)的FPGA实现，把我们编写的Verilog程序下载到EPlC20F32417芯片上效果很好。
上传时间： 2013-06-12
上传用户：q123321
随着微电子技术和计算机技术的迅猛发展，尤其是现场可编程器件的出现，为满足实时处理系统的要求，诞生了一种新颖灵活的技术——可重构技术。它采用实时电路重构技术，在运行时根据需要，动态改变系统的电路结构，从而使系统既有硬件优化所能达到的高速度和高效率，又能像软件那样灵活可变，易于升级，从而形成可重构系统。可重构系统的关键在于电路结构可以动态改变，这就需要有合适的可编程逻辑器件作为系统的核心部件来实现这一功能。 论文利用可重构技术和“FD-ARM7TDMLCSOC”实验板的可编程资源实现了一个8位微程序控制的“实验CPU”，将“实验CPU”与实验板上的ARMCPU构成双内核CPU系统，并对双内核CPU系统的工作方式和体系结构进行了初步研究。 首先，文章研究了8位微程序控制CPU的开发实现。通过设计实验CPU的系统逻辑图，来确定该CPU的指令系统，并给出指令的执行流程以及指令编码。“实验CPU”采用的是微程序控制器的方式来进行控制，因此进行了微程序控制器的设计，即微指令编码的设计和微程序编码的设计。为利用可编程资源实现该“实验CPU”，需对“实验CPU”进行VHDL描述。 其次，文章进行了“实验CPU”综合下载与开发。文章中使用“Synplicity733”作为综合工具和“Fastchip3.0”作为开发工具。将“实验CPU”的VHDL描述进行综合以及下载，与实验箱上的ARMCPU构成双内核CPU，实现了基于可重构技术的双内核CPU的系统。根据实验板的具体环境，文章对双内核CPU系统存在的关键问题，如“实验CPU”的内存读写问题、微程序控制器的实现，以及“实验CPU'’框架等进行了改进，并通过在开发工具中添加控制模块和驱动程序来实现系统工作方式的控制。 最后，文章对双核CPU系统进行了功能分析。经分析，该系统中两个CPU内核均可正常运行指令、执行任务。利用实验板上的ARMCPU监视用“实验CPU”的工作情况，如模拟“实验CPU”的内存，实现机器码运行，通过串行口发送的指令来完成单步运行、连续运行、停止、“实验CPU"指令文件传送、“实验CPU"内存修改、内存察看等工作，所有结果可显示在超级终端上。该系统通过利用ARMCPU来监控可重构CPU，研究双核CPU之间的通信，尝试新的体系结构。
上传时间： 2013-04-24
上传用户：royzhangsz
现场可编程门阵列(FPGA)是一种现场可编程专用集成电路，它将门阵列的通用结构与现场可编程的特性结合于一体，如今，FPGA系列器件已成为最受欢迎的器件之一。随着FPGA器件的广泛应用，它在数字系统中的作用日益变得重要，它所要求的准确性也变得更高。因此，对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。随着FPGA器件的迅速发展，FPGA的密度和复杂程度也越来越高，使大量的故障难以使用传统方法进行测试，所以人们把视线转向了可测性设计(DFT)问题。可测性设计的提出为解决测试问题开辟了新的有效途径，而边界扫描测试方法是其中一个重要的技术。 本文对FPGA的故障模型及其测试技术和边界扫描测试的相关理论与方法进行了详细的探讨，给出了利用布尔矩阵理论建立的边界扫描测试过程的数学描述和数学模型。论文中首先讨论边界扫描测试中的测试优化问题，总结解决两类优化问题的现有算法，分别对它们的优缺点进行了对比，进而提出对两种现有算法的改进思想，并且比较了改进前后优化算法的性能。另外，本文还对FPGA连线资源中基于边界扫描测试技术的自适应完备诊断算法进行了深入研究。在研究过程中，本文基于自适应完备诊断的思想对原有自适应诊断算法的性能进行了分析，并将独立测试集和测试矩阵的概念引入原有自适应诊断算法中，使改进后的优化算法能够简化原算法的实现过程，并实现完备诊断的目标。最后利用测试仿真模型证明了优化算法能够更有效地实现完备诊断的目标，在紧凑性指标与测试复杂性方面比现在算法均有所改进，实现了算法的优化。
上传时间： 2013-06-30
上传用户：不挑食的老鼠
软件无线电已成为无线通信非常关键的技术之一。其基本思想是将宽带A/D、D/A尽可能靠近天线，在一个开放式、模块化的通用硬件平台上用尽可能多的软件来实现无线电台的各种功能。 本文所讨论的多相滤波器组信道化接收机(PPCR)及信道非均匀划分，即是应用了软件无线电理念的一种新技术。该技术针对传统无线电接收机存在的结构不灵活、系统升级困难、同时处理多信号能力弱及系统规模过大等问题，应用现代多速率信号处理理论对之进行了改进。改进后的软件无线电PPCR．具有全概率接收能力，能对信号进行下变频并降低其采样率处理，实现后资源耗费较低，而且依托现场可编程门阵列(FPGA)建立的平台是开放式的，在需要时可在不改变硬件系统的情况下通过软件更改系统的功能，极大地提高了系统的灵活性。诸多的优点使其具有十分广泛的应用前景，也成为当前研究热点之一。 本文首先介绍了课题的应用背景，并深入讨论了软件无线电的基本理论：信号采样理论及多速率信号处理理论，介绍了应用PPCR的采样处理过程，给出了推导PPCR的数学模型，并在此基础上分析阐述了信道非均匀划分的原理。 在本文的系统仿真及实现部分，首先介绍了应用现代DSP开发工具DSPBuilder进行开发的设计流程，然后对应用DSP Builder来设计PPCR中的主要模块一多相滤波器组及快速傅立叶变换模块做了详细阐述，最后对系统仿真及实现过程的实验结果图进行了分析。 本文主要是在实验室阶段对算法在硬件实现上进行研究。成果可以作为后续应用研究的基础，对各种应用软件无线电理念的通信系统都具有一定的参考价值。
上传时间： 2013-06-17
上传用户：xfbs821
随着科技的发展，电子电路的设计正逐渐摆脱传统的设计模式。可编程逻辑器件及硬件描述语言的出现与发展从根本上改变了数字系统设计与实现的技术与方法，越来越多的数字信号处理系统采用可编程逻辑器件来实现。 数字滤波技术作为数字信号处理的基本分支之一，在各种数字信号处理中起着重要作用，被广泛应用于很多领域。其中有限长冲激响应（FIR）滤波器，只有零点、系统稳定、运算速度快、具有线性相位的特性，设计灵活，在工程实际中获得广泛应用。 本文以数字滤波器的基本理论为依据，通过对现场可编程门阵列（FPGA）内部结构的研究，结合软件工程学中结构化设计思想和硬件描述语言的特点，以9阶FIR低通数字滤波器为例，采用Altera公司的EPIK30TC144-3器件完成了FIR数字滤波器的软硬件设计。我们在设计中采用了层次化、模块化的设计思想，将整个滤波器划分为多个功能模块，利用VHDL语言进行了各个功能模块的设计。 为了使设计的过程和结果更为直观，文中详细介绍了核心及外围硬件电路的设计过程，最终达到了基于FPGA硬件实现参数化FIR数字滤波器的目的。实验测试表明，本论文所设计的基于FPGA的9阶FIR低通数字滤波器基本达到了设计指标。依照此方法，只要修改参数，升级相关硬件，便可以更改滤波器性能，实现高通、带通FIR数字滤波器，说明本设计具有普遍指导意义。
上传时间： 2013-05-24
上传用户：1101055045
在国家重大科学工程HIRFL-CSR的CSR控制系统中，需要高速数据获取和处理系统。该系统通常采用存储器作为数据缓冲存储。同步动态随机存储器SDRAM凭借其集成度高、功耗低、可靠性高、处理能力强等优势成为最佳选择。但是SDRAM却具有复杂的时序，为了降低成本，所以采用目前很为流行的EDA技术，选择可编程逻辑器件中广泛使用的现场可编程门阵列FPGA，使用硬件描述语言VHDL，遵循先进的自顶向下的设计思想实现对SDRAM控制器的设计。 论文引言部分简单介绍了CSR控制系统，指出论文的课题来源与实际意义。第二章首先介绍了存储器的概况与性能指标，其次较为详细介绍了动态存储器DRAM的基本时序，最后对同步动态随机存储器SDRAM进行详尽论述，包括性能、特点、结构以及最为重要的一些操作和时序。第三、四章分别论述本课题的SDRAM控制器硬件与软件设计，重点介绍了具体芯片与FPGA设计技术。第五章为该SDRAM控制器在CsR控制系统中的一个经典应用，即同步事例处理器。最后对FPGA技术进行总结与展望。 本论文完整论述了控制器的设计原理和具体实现。从测试的结果来看，本控制器无论从结构上，还是软硬件上设计均满足了工程实际要求。
上传时间： 2013-07-11
上传用户：hasan2015
测试仪广泛应用于国民经济和国防建设的各个领域，是科研和生产不可或缺的重要装备之一。其工作原理是由信号发生装置向被测对象发送激励信号，同时由信号采集与处理装置通过传感器采集被测对象的响应信号，并送到上位机进行数据分析和处理。本文研究采用灵活的现场可编程逻辑阵列FPGA为核心，协调整个仪器的运转，并采用先进的USB总线技术，将信号发生、信号采集与处理有机地集成为一体的多功能测试仪。 本文的第一章介绍了测试仪及其研究应用现状，根据仪器的成本、便携性和通用性要求不断提高的发展趋势，提出了本课题的研究任务和关键技术； 第二章从硬件和软件两个方面讨论了测试仪的总体设计方案，并且分别详述了电源模块、USB模块、FPGA模块、DSP模块、A/D模块、D/A模块这六个功能模块的硬件设计； 第三章讨论了USB模块相关的软件设计，其中包含USB固件设计、驱动程序设计和客户应用程序设计三个方面的内容，详细论述了各部分软件的架构和主要功能模块的实现。 第四章讨论了主控器FPGA的设计，是本文的核心部分。先从总体上介绍了FPGA的设计方案，然后从MCU模块、信号采集模块、信号发生模块三部分具体描述了其实现方式。软件设计上采用了模块化的设计思想，使得结构清晰，可读性强，易于进一步开发；并且灵活的使用了有限状态机，大大提高了程序的稳定性和运行效率。 第五章介绍了DSP模块的设计，讨论了波形生成的原理及实现，并提出了与FPGA接口的方式。 第六章详细描述了实验的步骤和结果，分别从单通道采样和多通道采样两方面实验，验证了仪器的性能和设计的可行性。
上传时间： 2013-06-25
上传用户：moqi
本论文在详细研究MIL-STD-1553B数据总线协议以及参考国外芯片设计的基础上，结合目前新兴的EDA技术和大规模可编程技术，提出了一种全新的基于FPGA的1553B总线接口芯片的设计方法。 从专用芯片实现的具体功能出发，结合自顶向下的设计思想，给出了总线接口的总体设计方案，考虑到电路的具体实现对结构进行模块细化。在介绍模拟收发器模块的电路设计后，重点介绍了基于FPGA的BC、RT、MT三种类型终端设计，最终通过工作方式选择信号以及其他控制信号将此三种终端结合起来以达到通用接口的功能。同时给出其设计逻辑框图、算法流程图、引脚说明以及部分模块的仿真结果。为了资源的合理利用，对其中相当部分模块进行复用。在设计过程中采用自顶向下、码型转换中的全数字锁相环、通用异步收发器UART等关键技术。本设计使用VHDL描述，在此基础之上采用专门的综合软件对设计进行了综合优化，在FPGA芯片EP1K100上得以实现。通过验证证明该设计能够完成BC/RT/MT三种模式的工作，能处理多种消息格式的传输，并具有较强的检错能力。 最后设计了总线接口芯片测试系统，选择TMS320LF2407作为主处理器，测试主要包括主处理器的自发自收验证，加入RS232串口调试过程提高测试数据的直观性。验证的结果表明本文提出的设计方案是合理的。
上传时间： 2013-04-24
上传用户：sz_hjbf
