视频采集控制缓存SRAM读写,对做视频采集有很好的参考。
上传时间: 2016-02-01
上传用户:123啊
UART参考设计带缓存用于Xinlix用于FPGA
上传时间: 2014-01-13
上传用户:开怀常笑
记录缓存记录缓存记录缓存记录缓存记录缓存记录缓存
上传时间: 2014-01-11
上传用户:363186
记录缓存记录缓存记录缓存记录缓存记录缓存
上传时间: 2016-03-15
上传用户:天诚24
简单的环缓存演示代码, 演示了环缓存在C语言下的实现方式.
上传时间: 2016-03-26
上传用户:ikemada
FIFO(先进先出队列)通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟(wr_clk)和读时钟(rd_clk)、 与写时钟同步的写有效(wren)和写数据(wr_data) 、与读时钟同步的读有效(rden)和读数据(rd_data) 为了实现正确的读写和避免FIFO的上溢或下溢,给出与读时钟和写时钟分别同步的FIFO的空标志(empty)和 满标志(full)以禁止读写操作。
上传时间: 2014-01-24
上传用户:赵云兴
对saa7113缓存的逻辑控制单元实现,缓存是512kB的sram。
上传时间: 2016-06-03
上传用户:miaochun888
系统要求安全可靠(系统具备数据缓存转发,缓存门禁记录数不低于5000条,终端死机自启和数据备份能力),运行稳定(系统可用率要求在95%以上,服务器、网络以及外供电源等问题除外)DDS设备经过严格的长时间不间断工作测试,保证设备达到44000小时的连续无故障工作时间,可 保存多达50,000条事件记录。且DDS已有相当多系统正常连续工作超过了6年。 DDS是国际性品牌,系统在世界各地有良好的应用业绩。 在供电电源方面,有良好的过载及短路保护等多重保护设计。
上传时间: 2016-06-08
上传用户:shizhanincc
1.核心采用.Net、Mssql数据库、存储过程、缓存技术构建,支持百万级以上的需求,内核十分强健 2.总共60记数器图片样式自由选择,并且可以方便地增加记数器图片样式 3.可以设置计数器显示数字,显示位数,计数器是否隐藏,统计信息是否公开等
上传时间: 2016-06-09
上传用户:ZJX5201314
实现乒乓缓存,用verilog语言编写!
标签: 缓存
上传时间: 2016-06-10
上传用户:wcl168881111111