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xilinx的时序约束实验，通过阅读本文档，你可以用全局时序约束来轻松提高已有的项目的系统时钟频率，同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能

2015-12-31 160 约数

DFP无约束情况下的，0.618和一维搜索模块 没有写界面，可是核心已经实现，要实现界面该不难。

2014-01-11 119 约数

循序渐进讲解红外电表通讯规约，适合开发自动抄表系统或维护电力设备的工程师。涵盖协议结构、数据格式与通信流程，提升实际开发效率。

2026-03-10 1 约数

与主站IEC101规约通讯，完成与科东公司主站、国电南自、南瑞科技等公司主站通讯 Tornado2.0编译，无故障运行与研华HE-8XX系列主板3年以上 解压密码luckycy

2015-08-10 58 约数