摘 要:阐述了高精度自动贴片机视觉对准系统的构成和原理。介绍了利用模式识别理论和图像的不变矩实现定位标志存在性判断的原理及算法和定位标志对准的原理及相关的图像处理算法,以及其中的点模式匹配算法。试验结果表明,定位标志存在性判断算法可以有效地区分不同的定位标志和判断定位标志是否在视场之内;定位标志对准算法在输入图像旋转、平移、定位标志被部分遮挡时,能精确地得到定位标志的位置偏差。关键词:贴片机;自动对准;定位标志;模式识别;不变矩;SUAN滤波;点模式匹配;图像处理
上传时间： 2013-11-16
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CH451 使用一个系统时钟信号来同步芯片内部的各个功能部件，例如，当系统时钟信号的频率变高时，显示驱动刷新将变快、按键响应时间将变短、上电复位信号的宽度将变窄、看门狗周期也将变短。一般情况下，CH451 的系统时钟信号是由内置的阻容振荡提供的，这样就不再需要任何外围电路，但内置RC 振荡的频率受电源电压的影响较大，当电源电压降低时，系统时钟信号的频率也随之降低。在某些实际应用中，可能希望CH451 提供更长或者更短的显示刷新周期、按键响应时间等，这时就需要调节系统时钟信号的频率。CH451 提供了CLK 引脚，用于外接阻容振荡。当在CLK 引脚与地GND 之间跨接电容后，系统时钟信号的频率将变低；当在CLK 引脚与正电源VCC 之间跨接电阻后，系统时钟信号的频率将变高。因为CH451 的系统时钟信号被用于芯片内部的所有功能部件，所以其频率不宜进行大幅度的调节，一般情况下，跨接电容的容量在5pF 至100pF 之间，跨接电阻的阻值在20KΩ至500KΩ之间。跨接一个47pF 的电容则频率降低为一半，跨接一个47KΩ的电阻则频率升高为两倍。另外，CH451 的CLK 引脚可以直接输入外部的系统时钟信号，但外部电路的驱动能力不能小于±2mA。CH451 在CLKO 引脚提供了系统时钟信号的二分频输出，对于一些不要求精确定时的实际应用，可以由CLKO 引脚向单片机提供时钟信号，简化外围电路。 单片机接口程序下面提供了U1（MCS-51 单片机）与U2（CH451）的接口程序，供参考。;**********************;需要主程序定义的参数CH451_DCLK BIT P1.7 ;串行数据时钟,上升沿激活CH451_DIN BIT P1.6 ;串行数据输出,接CH451 的数据输入CH451_LOAD BIT P1.5 ;串行命令加载,上升沿激活CH451_DOUT BIT P3.2 ;INT0,键盘中断和键值数据输入,接CH451 的数据输出CH451_KEY DATA 7FH ;存放键盘中断中读取的键值
上传时间： 2013-11-22
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充电时长计算器
上传时间： 2013-12-20
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555时基电路的分析和应用
上传时间： 2013-10-14
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用EDA软件实现电子电路的设计与仿真，极大地提高了电子电路设计的效率和效益，已成为电路设计的重要手段。学习和掌握这一技术十分重要。在各种仿真软件中，Protel 99 SE独领风骚，它丰富的仿真器件库和齐全的仿真功能，使它能胜任大多数电路的仿真工作，再加上前端的原理图输人和后端的仿真结果输出都具有易学易用的风格，从而倍受广大电路设计人员的青睐。使用Protel 99 SE进行电路仿真时，不需要编写网表文件(尽管它使用与PSPICE相同的仿真内核)，系统将根据所画电路图自动生成网表文件并进行仿真，仿真类型的选择通过对话框完成，十分方便。然而，仿真时有关参数的设置仍然具有较高的技术含量，它既需要对电路原理的深刻把握，又需要注意软件的特点。能否正确设置好仿真参数，是仿真能否顺利进行的关键。本文将通过几个实例讨论这一问题
上传时间： 2013-11-09
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充电时长计算器
上传时间： 2013-10-26
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555时基电路的分析和应用
上传时间： 2013-11-22
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用EDA软件实现电子电路的设计与仿真，极大地提高了电子电路设计的效率和效益，已成为电路设计的重要手段。学习和掌握这一技术十分重要。在各种仿真软件中，Protel 99 SE独领风骚，它丰富的仿真器件库和齐全的仿真功能，使它能胜任大多数电路的仿真工作，再加上前端的原理图输人和后端的仿真结果输出都具有易学易用的风格，从而倍受广大电路设计人员的青睐。使用Protel 99 SE进行电路仿真时，不需要编写网表文件(尽管它使用与PSPICE相同的仿真内核)，系统将根据所画电路图自动生成网表文件并进行仿真，仿真类型的选择通过对话框完成，十分方便。然而，仿真时有关参数的设置仍然具有较高的技术含量，它既需要对电路原理的深刻把握，又需要注意软件的特点。能否正确设置好仿真参数，是仿真能否顺利进行的关键。本文将通过几个实例讨论这一问题
上传时间： 2013-10-21
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Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。 UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同 时还能从单芯片扩展到3D IC。借助Xilinx Vivado®设计套件的分析型协同优化，UltraScale架构可以提供海量数据的路由功能，同时还能智能地解决先进工艺节点上的头号系统性能瓶颈。 这种协同设计可以在不降低性能的前提下达到实现超过90%的利用率。 UltraScale架构的突破包括： • 几乎可以在晶片的任何位置战略性地布置类似于ASIC的系统时钟，从而将时钟歪斜降低达50% • 系统架构中有大量并行总线，无需再使用会造成时延的流水线，从而可提高系统速度和容量 • 甚至在要求资源利用率达到90%及以上的系统中，也能消除潜在的时序收敛问题和互连瓶颈 • 可凭借3D IC集成能力构建更大型器件，并在工艺技术方面领先当前行业标准整整一代 • 能在更低的系统功耗预算范围内显著提高系统性能，包括多Gb串行收发器、I/O以及存储器带宽 • 显著增强DSP与包处理性能 赛灵思UltraScale架构为超大容量解决方案设计人员开启了一个全新的领域。
标签： UltraScale Xilinx 架构
上传时间： 2013-12-23
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初学ModelSimSE时被迷糊了几天的若干概念[1].unlocked
标签： ModelSimSE unlocked
上传时间： 2013-11-19
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