第1 章 体系结构 ARM经典300问与答第1 问:Q:请问在初始化CPU 堆栈的时候一开始在执行mov r0, LR 这句指令时处理器是什么模式A:复位后的模式,即管理模式.第2 问:Q:请教:MOV 中的8 位图立即数,是怎么一回事 0xF0000001 是怎么来的A:是循环右移,就是一个0—255 之间的数左移或右移偶数位的来的,也就是这个数除以4一直除, 直到在0-255 的范围内它是整数就说明是可以的!A:8 位数(0-255)循环左移或循环右移偶数位得到的,F0000001 既是0x1F 循环右移4 位,符合规范,所以是正确的.这样做是因为指令长度的限制,不可能把32 位立即数放在32 位的指令中.移位偶数也是这个原因.可以看一看ARM 体系结构(ADS 自带的英文文档)的相关部分.第3 问:Q:请教:《ARM 微控制器基础与实战》2.2.1 节关于第2 个操作数的描述中有这么一段:#inmed_8r 常数表达式.该常数必须对应8 位位图,即常熟是由一个8 位的常数循环移位偶数位得到.合法常量:0x3FC,0,0xF0000000,200,0xF0000001.非法常量:0x1FE,511,0xFFFF,0x1010,0xF0000010.常数表达式应用举例:......LDR R0,[R1],#-4 ;读取 R1 地址上的存储器单元内容,且 R1 = R1-4针对这一段,我的疑问:1. 即常数是由一个8 位的常数循环移位偶数位得到,这句话如何理解2. 该常数必须对应8 位位图,既然是8 位位图,那么取值为0-255,怎么0x3FC 这种超出255 的数是合法常量呢3. 所举例子中,合法常量和非法常量是怎么区分的 如0x3FC 合法,而0x1FE 却非法0xF0000000,0xF0000001 都合法,而0xF0000010 又变成了非法4. 对于汇编语句 LDR R0,[R1],#-4,是先将R1 的值减4 结果存入R1,然后读取R1 所指单元的 值到R0,还是先读取R1 到R0,然后再将R1 减4 结果存入R1A:提示,任何常数都可用底数*2 的n 次幂 来表示.1. ARM 结构中,只有8bits 用来表示底数,因此底数必须是8 位位图.2. 8 位位图循环之后得到常数,并非只能是8 位.3. 0xF0000010 底数是9 位,不能表示.4. LDR R0, [R1], #-4 是后索引,即先读,再减.可以看一看ARM 体系结构对相关寻址方式的说明.
上传时间： 2013-11-22
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重大消息:完美NRF24L01+的代替面世了,SI24R1,它与NORDIC 的 NRF24L01+是完全兼容的（SPI 的操作时序，寄存器定义，工作状态 图），可以相互通信，支持NRF24L01+的所有通信功能。Si24R 完全 PIN 对PIN 替换NORDIC 的NRF24L01+ ,只要在原来焊NRF24L01P 的 位置上焊上SI24R1，就可以正常通信，SI24R1 还可以与NRF24L01P 相互通信，最大功率做到7DB，灵敏度更高，功耗更低，价格更廉. 为广大NORDIC 的用户节约了不少的生产成本!
上传时间： 2014-01-15
上传用户：ks201314
为解决现Z-Stack定位程序代码量大，结构复杂等问题，提出一种基于TinyOS的CC2430定位方案。在分析TinyOS组件架构基础上，设计实现盲节点、锚节点与汇聚节点间的无线通信以及汇聚节点与PC机的串口通信。在此基础上实现PC对各锚节点RSSI（Received Signal Strength Indicator）寄存器值的正确读取，确定实验室环境下对数-常态无线传播模型的具体参数，并采用质心算法来提高定位精度。实验显示，在由四个锚节点组成的4.8×3.6 m2矩形定位区域中，通过RSSI质心定位算法求得的盲节点坐标为（2.483 1，1.018 5），实际坐标为（2.40，1.20），误差为0.199 6 m，表明较好地实现对盲节点的定位。
上传时间： 2013-10-21
上传用户：whymatalab2
本应用手册阐述了此方案的设计理念，RF1A寄存器，以及WOR功能的时序。同时详细介绍了CC430F613x和CC430F513x等子系列的特殊用例，并将其归档。通过在CC430F613x和CC430F513x子系列上使用WOR的应用实例，本应用手册给出结论。
上传时间： 2013-11-15
上传用户：a471778
基于VHDL的FPGA和Nios II 实例精炼【作者：刘福奇；出版社：北京航空航天大学出版社】（本书优酷视频地址：http://www.youku.com/playlist_show/id_5882081.html） 内容简介：本书分为4个部分：Quartus Ⅱ软件的基本操作、VHDL语法介绍、FPGA设计实例和Nios Ⅱ设计实例；总结了编者几年来的FPGA设计经验，力求给初学者或是想接触这方面知识的读者提供一种快速入门的方法；适合电子相关专业的大学生、FPGA的初学者以及对FPGA有兴趣的电子工程师。初学者可以按照步骤学习。本书中提及到时间计算问题，不光提出有时间戳的方法， 还介绍了一种通过读取定时器的寄存器来计算时间的方法。其实，有人认为，本书最好的部分是：DMA的实现说明（本书从3个方面讲述了DMA的使用）。现在学习Verilog HDL的人或许比较多，但是用VHDL的人可以学习下，这本书还是很不错的。
上传时间： 2014-07-10
上传用户：米米阳123
The Virtex™-4 user access register (USR_ACCESS_VIRTEX4) is a 32-bit register thatprovides direct access to bitstream data by the FPGA fabric. It is useful for loadingPowerPC™ 405 (PPC405) processor caches and/or other data into the FPGA after the FPGAhas been configured, thus achieving partial reconfiguration. The USR_ACCESS_VIRTEX4register is programmed through the bitstream with a command that writes a series of 32-bitwords.
标签： USR_ACCESS PowerPC XAPP 719
上传时间： 2013-12-23
上传用户：yuanwenjiao
FSM 分两大类：米里型和摩尔型。 组成要素有输入(包括复位)，状态(包括当前状态的操作)，状态转移条件，状态的输出条件。 设计FSM 的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块(process、block)中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中(在Verilog 代码中，相当于使用两个“always” block)。其中较好的方式是后者。其原因 如下： 首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再累述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块(process，block) 中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。显式的 FSM 描述方法可以描述任意的FSM(参考Verilog 第四版)P181 有限状态机的说明。两个 always 模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。
标签： 状态
上传时间： 2015-01-02
上传用户：aa17807091
设计工程师通常在FPGA上实现FIFO(先进先出寄存器)的时候，都会使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其针对性变差，某些情况下会变得不方便或者将增加硬件成本。此时，需要进行自行FIFO设计。本文提供了一种基于信元的FIFO设计方法以供设计者在适当的时候选用。这种方法也适合于不定长包的处理。
上传时间： 2013-11-05
上传用户：ch3ch2oh
设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（Verilog HDL），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。整个系统通过了Modelsim的仿真验证并在Terasic公司的DE2平台上完成了硬件测试。设计共消耗了3716个逻辑单元，最高处理速度可达92.93MHz。以50MHz频率工作时，可在0.5s以内完成一幅256×256指纹图像的增强处理。
上传时间： 2013-11-06
上传用户：rishian
摘要：介绍用一片GAL16V8实现的模≤2n可编程计数器。它是基于“最大长度移位寄存器式计数器”的原理设计而成的．电路简单可靠．同时介绍一种由它组成的实用电路——由GAL实现时、分、秒计时的数字钟电路。 关键词：GAL 最大长度移位寄存器式计数器
上传时间： 2013-11-12
上传用户：comua
