VHDL语言设计的秒表,实现计时功能,实现报时功能,并且通过硬件实验。...
60秒秒表设计,可暂停和分段计数等,所有功能是利用verilog HDL来描述,最后下载到CPLD/FPGA才能运行。...
秒表电路具有外围设备少,稳定性高,精度准等特点...
秒表,可暂停,计时,复位,在cadence上运行仿真...
基于CodeWarrior调试器,实现数码管每秒+1....
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