本文的目的就是研究如何应用FPGA这种大规模的可编程逻辑器件实现CCD（Charge Coupled Device，电荷耦合器件）数字图像的实时采集及预处理。基于对实时图像处理系统的研究与设计，本文主要研究工作及成果如下： 1.本论文详细的介绍了图像采集卡的结构和基本工作原理。同时，针对高分辨率的CCD摄像机，探讨了有关点目标与CCD像元一一对应的图像采集及其硬件和软件设计方法。 2.本文分析了星图中弱小目标、噪声以及背景的特点，给出了点目标的场景图像的数学模型及复杂背景下点目标检测的预处理方法。针对星图灰度分布的特点，采用高斯低通滤波算法和高通滤波算法对星图进行预处理，同时还对图像扫描聚类算法进行了研究与分析。 3.数字信号处理器常常因为在复杂性、运算速度等方面的限制，难以实时的实现复杂的检测算法。本文采用FPGA技术，实现了复杂背景下弱点目标的预处理算法，解决了计算、数据缓冲和存储操作协调一致的问题，同时采用并行高密度加法器和流水线的工作方式，使整个系统的数据交换和处理速度得以很大的提高，合理的解决了资源和速度之间的相互制约问题，并在实际中取得满意的结果。
上传时间： 2013-07-03
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作为一项正在兴起的无线应用服务,无线局域网已在机场、校园、会议室、甚至在家庭都有所应用.它正叩开高速无线数据业务市场的大门.目前,无线局域网仍处于众多标准共存时期.每一标准的背后都有大公司或者大集团的支持.在众多无线局域网协议中IEEE802.11a协议是很有特色的一个,它的优势在于采用了正交频分复用(OFDM)方式来传输数据,该技术可帮助提高速度和改进信号质量,并可克服干扰,因此得到众多关注.为了让这种高速的局域网真正应用到实际中,我们的项目就是要在硬件上实现基于IEEE802.11a协议的OFDM系统的发射机和接收机,而本文的主要工作就是用FPGA实现这个系统的内接收机.内接收机主要包括同步估计和信道估计.但是目前OFDM系统中包括同步、信道编码、信道估计、用户检测、降低峰均比等一些关键技术在具体实现上还存在着一些困难.许多文献对这些关键技术基本停留在理论上的讨论,与具体的实现还存在很大的差距.因此本文通过研究同步和信道估计的多种算法的性能和其实现的复杂度,提出一种适合在IEEE802.11a协议环境下的同步算法和信道估计,用FPGA加以实现.首先本文总结了目前OFDM系统信道估计的算法.在此基础上详细的讨论了基于IEEE802.11a协议的OFDM系统可以采用的信道估计方法:(1)提出了借助训练序列的LS估计法和LS-average估计法,分别在AWGN信道和多径信道对这两种方法进行了比较,证明无论在哪种信道环境下后者性能都要好于前者.为了能够进一步提高信道估计器的性能,在LS-average算法的基础上提出了消噪算法(NRA).(2)提出了借助导频的DFT插值算法.其次本文总结了目前OFDM系统同步的算法.OFDM系统同步包括定时同步和载波同步,其中定时同步又分为符号同步和抽样同步.本文主要是研究定时同步,而载波同步只是简单的讨论,因为在这项目中这是另有负责人.本文针对基于IEEE802.11a协议的OFDM系统把定时同步分为粗定时同步和细定时同步.然后分别对粗定时同步和细定时同步进行了详细的讨论.其中对粗定时同步的方法有:利用短训练序列和利用循环前缀,并对这两种方法进行了比较.对细定时同步是利用导频来跟踪.最后根据前面两章提出的算法所分析的结果,以及突发OFDM系统的信号和信道特征,选取了其中一种信道估计算法和定时同步算法,结合合作伙伴所提出的载波同步算法一起用FPGA实现整个基于IEEE802.11a协议的OFDM系统的内接收机,并分别测试了各个模块的性能以及综合模块的性能.
上传时间： 2013-05-26
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IEEE802旗下的无线网络协议引领了无线网络领域的新革命，其不断提升的速度优势满足了人们对于高速无线接入的迫切要求，在这其中，OFDM技术所起的作用不可小觑。随着FPGA、信号处理和通信技术的发展，OFDM的应用得到了长足的进步。在此情况下，以OFDM技术为核心实现数据传输的原型机系统显得应情应景而且必要。 本课题在深入理解OFDM技术的同时，结合相应的EDA工具对系统进行建模并基于IEEE802.11a物理层标准给出了一种OFDM基带传输的系统实现方案。整个设计采用目前主流的自顶向下的设计方法，由总体设计至详细设计逐步细化。 在系统功能模块的FPGA实现过程中，针对XilinxVirtex-Ⅱ芯片对各个模块进行了详细设计，通过采用双端口RAM、流水、乒乓结构等处理实现高速的同步的信道编码的功能模块；通过比较符号定时的不同算法，给出了基于MultiplierlessCorrelator的实现结构并给出了仿真波形图，验证了采用该算法后符号定时模块的资源耗费大大降低而功能却依然和基于乘法器的符号定时模块相当；通过对Viterbi算法进行简化，给出了(2，1，6)卷积码的4比特软判决Viterbi解码器的设计和实现。最后根据系统所选芯片XC2V3000给出了具有较高配置灵活性的基于SystemACE配置方案的FPGA的硬件原理图设计和PCB设计。 本文首先以无线局域网和IEEE802无线网络家族引出OFDM技术发展、研究价值及OFDM的优缺点，接下来从OFDM原理入手，简要说明了OFDM的基本要素以及目前的研究热点，之后在介绍完IEEE802.11a物理层标准的同时给出了本原型机系统的总体设计方案，并从硬件语言设计和FPGA硬件原理设计两方面给出了该系统的详细设计。 随着OFDM技术的普及以及未来通信技术对OFDM的青睐，相信本论文的工作对OFDM基带传输系统的原型设计和实现具有一定的参考价值。
上传时间： 2013-07-13
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随着安全通信数据速率的提高,关键数据加密算法的软件实施成为重要的系统瓶颈.基于FPGA的高度优化的可编程的硬件安全性解决方案提供了并行处理能力,并且可以达到所要求的加密处理性能(每秒的SSL或RSA运算次数)基准.网络的迅速发展,对安全性的需要变得越来越重要.然而,尽管网络技术进步很快,安全性问题仍然相对落后.由于FPGA所提供的设计优势,特别是新的高速版本,网络系统设计人员可以在这些网络设备中经济地实现安全性支持.FPGA是实现设计灵活性和功能升级的关键,对于容错、IPSec协议和系统接口问题而言这两点非常重要.而且,FPGA还为网络系统设计人员提供了适应不同安全处理功能以及随着安全技术的发展方便地增加对新技术支持的能力.标准加密/解决以及认证算法,如RC-4、DES、三次DES、MD-5以及安全哈希算法-1(SHA-1)被广泛用于全球网络安全系统中.本文介绍了基于PCI总线的加密卡的研制,硬件板卡的结构,着重论述了加密卡上加密模块的实现,即用FPGA实现3DES及IDEA、MD5算法的过程,加密卡的工作原理,加密卡中多种密码算法的配置原理,最后对3DES算法及IDEA、MD5算法的实现进行仿真,并绘制了板卡的原理图,对PCI接口原理进行了阐述.在论文中,首先阐述了数据加密原理.介绍了数据加密的算法和数据加密的技术发展趋势,并重点说明了3DES的算法.由于加密卡的生存空间在于其高速的加密性能与便捷的使用方式,所以,我们的加密卡采用的是基于PCI插槽的结构,遵从的是PCI2.2规范,理解并掌握PCI总线的规范是了解整个系统的重要一环,本文讲述了PCI总线的特点和性能,以及总线的信号.由于遵从高速性的要求,我们在硬件选型的时候,选用的是TI公司高速DSP T M S 3 2 0 C 5 4 x:T I公司新推出的T M S 3 2 0 C 6 x系列D S P功能强,速度也非常快,但目前价格仍然太高,不适合一般加解密使用.而TMS3 2 0 C 5 4 x系列具有性能适中,价格低廉,产品成熟等特点,是较好的选择.FPGA选用的XILINX公司的XC2V3000,在随后的文章中,我们将会对这些器件特性做相应说明.并由此得出电路原理图的绘制.文章的重点之一在于3DES算法及IDEA、MD5算法的FPGA实现,以Xilinx公司VIRTEXII结构的VXC2V3000为例,阐述用FPGA高速实现3DES算法及IDEA、MD5算法的设计要点及关键部分的设计.
上传时间： 2013-04-24
上传用户：qazwsc
卷积码是无线通信系统中广泛使用的一种信道编码方式。Viterbi译码算法是一种卷积码的最大似然译码算法，它具有译码效率高、速度快等特点，被认为是卷积码的最佳译码算法。本文的主要内容是在FPGA上实现约束长度为9，码率为1/2，采用软判决方式的Viterbi译码器。 本文首先介绍了卷积码的基本概念，阐述了Viterbi算法的原理，重点讨论了决定Viterbi算法复杂度和译码性能的关键因素，在此基础上设计了采用“串-并”结合运算方式的Viterbi译码器，并在Altera EP1C20 FPGA芯片上测试通过。本文的主要工作如下： 1.对输入数据采用了二比特四电平量化的软判决方式，对欧氏距离的计算方法进行了简化，以便于用硬件电路方式实现。 2.对ACS运算单元采用了“串-并”结合的运算方式，和全并行的设计相比，在满足译码速度的同时，节约了芯片资源。本文中提出了一种路径度量值存储器的组织方式，简化了控制模块的逻辑电路，优化了系统的时序。 3.在幸存路径的选择输出上采用了回溯译码方法，与传统的寄存器交换法相比，减少了寄存器的使用，大大降低了功耗和设计的复杂度。 4.本文中设计了一个仿真平台，采用Modelsim仿真器对设计进行了功能仿真，结果完全正确。同时提出了一种在被测设计内部插入监视器的调试方法，巧妙地利用了Matlab算法仿真程序的输出结果，提高了追踪错误的效率。 5.该设计在Altera EP1C20 FPGA芯片上通过测试，最大运行时钟频率110MHz，最大译码输出速率10.3Mbps。 本文对译码器的综合结果和Altera设计的Viterbi译码器IP核进行了性能比较，比较结果证明本文中设计的Viterbi译码器具有很高的工程实用价值。
上传时间： 2013-07-23
上传用户：叶山豪
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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该文利用FPGA技术,设计了全概率宽带数字接收机的实验平台,并在其上提出了数字接收机实现的可行性方法,以及对这些方法的验证.该文的主要贡献和创新有以下几个方面.提出了并行结构算法的工程实现,讨论了解决前端采样的高速数据流远远超过后端DSP处理能力问题的可行性方法.利用多相滤波下变频的并行结构特点,使滤波器能够以高效的形式实现,也使得后端的混频能够工作在一个较低的速率上.经过多相滤波下变频处理后的数据,在速率和数量上都有大幅减少,达到了现有通用DSP器件的处理能力的要求.针对多相滤波下变频与短数据快速测频算法的特点,用FPGA搭建了其实验模型,并利用微机EPP接口,对实验目标板进行控制并与其进行数据交换.利用FPGA的在线编程特性,可以方便灵活对各种实现方法加以验证、比较.同时也给调试带来了方便,可以每个模块单独调试而不用改变硬件结构,使调试效率大大提高.该平台也可用来对其他数字处理算法进行实现性分析与实验.参考软件无线电设计的概念和国内外相关文献,提出了多项滤波下变频结构的FPGA实现.传统的DDC通过数字混频、滤波、抽取实现数字下变频,在高速A/D和电子侦察环境条件下商用DDC不能使用.该文采用滤波器多相分解方法,按数字混频序列划分调谐信道,使用先抽取,后低通滤波,再混频的数字下变频结构,高效实现了变载频带通信号数字下变频.结合多相滤波下变频结构、算法对测频精度及速度的要求,提出了短数据快速测频算法的具体实现,使用流水线的设计方法,提高了系统的数据吞吐率,在尽可能短的时间内提供多相滤波下变频所需的载频位置信息.以上两部分的FPGA实现除了纯粹的算法模块外,还包括测试用的外围模块,以及运行于实验平台上的控制模块、缓存、数据控制等.这些模块也用FPGA来实现.
上传时间： 2013-06-22
上传用户：haoxiyizhong
近年来LED显示技术发展迅速,LED全彩显示屏得到了广泛的应用.LED显示技术涵盖了微机控制、视频、光学、机械和数字图像处理等多种技术.针对现有LED显示系统数据传输和显示存在的缺陷和开发难度,本文提出并实现了一种新型的LED显示系统方案.该方案把ARM处理器应用到LED显示屏中,采用FPGA技术开发了LED显示屏系统.本文主要讨论了利用网络传输LED显示数据的实现方法,包括嵌入式系统的设计以及TCP/IP协议的实现等分析和设计工作.全文分为七章,首先提出现有LED显示系统数据传输和显示存在的缺陷和开发难度,然后提出新的LED显示系统方案,并论证该方案的可行性.接着阐述了作者采用的嵌入式系统的设计方法和过程.第三章和第四章是嵌入式系统的设计和TCP/IP协议的实现,其中包括硬件和软件的设计以及嵌入式操作系统μ C/OS-Ⅱ的移植.详细地分析了基于LPC2214芯片的操作系统移植步骤和过程.本文使用的是1wIP网关协议,把其应用于μ C/OS-Ⅱ,实现了LED显示屏的网络通信,还分析了RTL8019芯片的工作过程,编写了有关驱动代码.在第五章和第六章中阐述了LED显示屏显示原理和利用FPGA实现LED显示的驱动开发过程,利用占空比法实现LED显示屏的灰度显示,使用VHDL语言描述LED显示屏的灰度实现逻辑.最后根据本文的方案实现了LED显示屏的彩色显示,通过分析比较,该方案可行并且达到了预定的要求.
上传时间： 2013-04-24
上传用户：yoleeson
软件无线电是二十世纪九十年代提出的一种实现无线通信的体系结构，被认为是继模拟通信、数字通信之后的第三代无线电通信技术。它的中心思想是：构造一个开放性、标准化、模块化的通用硬件平台，并使宽带模数和数模转换器尽可能靠近天线，从而将各种功能，如工作频段、调制解调类型、数据格式、加密模式、通信协议等用软件来完成。 本论文首先介绍了软件无线电的基本原理和三种结构形式，综述了软件无线电的几项关键技术及其最新研究进展。其中调制解调模块是软件无线电系统中的重要部分，集中体现了软件无线电最显著的优点——灵活性。目前这一部分的技术实现手段多种多样。随着近几年来芯片制造工艺的飞速发展，可编程器件FPGA以其高速的处理性能、高容量和灵活的可重构能力，成为实现软件无线电技术的重要手段。 本论文调制解调系统的设计，选择有代表性的16QAM和QPSK两种方式作为研究对象，采用SystemView软件作为系统级开发工具进行集成化设计。在实现系统仿真和FPGA整体规划后，着重分析用VHDL实现其中关键模块以及利用嵌入FPGA的CPU核控制调制解调方式转换的方法。同时，在设计中成功地调用了Xilinx公司的IP核，实现了设计复用。由于FPGA内部逻辑可以根据需要进行重构，因而硬件的调试和升级变得很容易，而内嵌CPU使信号处理过程可以用软件进行控制，充分体现了软件无线电的灵活性。 通过本论文的研究，初步验证了在FPGA内实现数字调制解调过程及控制的技术可行性和应用的灵活性，并对将来的扩展问题进行了研究和讨论，为实现完整的软件无线电系统奠定了基础。
上传时间： 2013-04-24
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随着电子技术的发展,当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展.FPGA以其功能强大,开发过程投资少、周期短,可反复修改,保密性能好,开发工具智能化等特点成为当今硬件设计的首选方式之一.由于Intel公司的MCS-51系列单片机被公认为8位机的工业标准,因此,使用FPGA模拟实现8051单片机及其外设的功能便成为大规模复杂数字系统设计中的重要课题.该文首先介绍了FPGA及Xilinx公司关于硬件设计开发的工具ISE系统,继而用VHDL语言编写了8051单片机功能实现的源代码,然后为其设计了与部分外设连接的接口模块,包括8255并行接口、SCI串行接口和KBC键盘接口模块.并将它们封装到一块FPGA之中,最终实现了8051单片机的大部分功能.
上传时间： 2013-07-28
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