在传统的数字传输系统中，纠错编码与调制是各自独立设计并实现的，译码与解调也是如此。80年代初，Ungerboeck根据调制解调与纠错编码的特点，提出了一种新的思想，称作网格编码调制，记为TCM。它是将调制解调与纠错编码当成一个整体来设计。它的中心思想是：采用编码方法将信号空间做最佳分割，使已调信号矢量端点间有最大的距离。这样就可以在相同发射功率、相同有效性的条件下提高信息传输的可靠性，特别适用于频带受限和功率受限信道。它在卫星通信和移动通信中的应用又使它成为研究热点。 本文介绍了TCM编码调制的基本原理，在此基础上提出了一种新的TCM编码的方法；介绍了卷积码Viterbi译码的基本原理和步骤，在此基础上分析了TCM的Viterbi译码的特点；研究了TCM在高斯白噪声条件下的误码性能及其编码增益，并在MATLAB上仿真来进行验证；介绍了数字逻辑设计的基本方法和流程，在此基础上介绍了基于FPGA的TCM系统的各个模块。
上传时间： 2013-07-26
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由于其很强的纠错性能和适合硬件实现的编译码算法，卷积编码和软判决维特比译码目前已经广泛应用于卫星通信系统。然而随着航天事业的发展，卫星有效载荷种类的增多和分辨率的不断提高，信息量越来越大。如何在低信噪比的功率受限信道条件下提高传输速率成为目前亟待解决的问题。本论文结合在研项目，在编译码算法、编译码器的设计与实现、编译码器性能提高三个方面对卷积编码和维特比译码进行了深入研究，并进一步介绍了使用VHDL语言和原理图混合输入的方式，实现一种(7,3/4)增信删余方式的高速卷积编码器和维特比译码器的详细过程；然后将设计下载到XILINX的Virtex2 FPGA内部进行功能和时序确认，最终在整个数据传输系统中测试其性能。本文所实现的维特比译码器速率达160Mbps，远远高于目前国内此领域内的相关产品速率。 首先，论文具体介绍了卷积编码和维特比译码的算法，研究卷积码的各种参数(约束长度、生成多项式、码率以及增信删余等)对其译码性能的影响；针对项目需求，确定卷积编码器的约束长度、生成多项式格式、码率和相应的维特比译码器的回归长度。 其次，论文介绍了编解码器的软、硬件设计和调试一根据已知条件，使用VHDL语言和原理图混合输入的方式设计卷积编码和维特比译码的源代码和原理图，分别采用功能和电路级仿真，确定卷积编码和维特比译码分别需要占用的资源，考虑卷积编码器和维特比译码器的具体设计问题，包括编译码的基本结构，各个模块的功能及实现策略，编译码器的时序、逻辑综合等；根据软件仿真结果，分别确定卷积编码器和维特比译码器的接口、所需的FPGA器件选型和进行各自的印制板设计。利用卷积码本身的特点，结合FPGA内部结构，采用并行卷积编码和译码运算，设计出高速编译码器；对软、硬件分别进行验证和调试，并将验证后的软件下载到FPGA进行电路级调试。 最后，论文讨论了卷积编码和维特比译码的性能：利用已有的测试设备在整个数据传输系统中测试其性能(与没有采用纠错编码的数传系统进行比对)；在信道中加入高斯白噪声，模拟高斯信道，进行误码率和信噪比测试。
上传时间： 2013-04-24
上传用户：mingaili888
可配置端口电路是FPGA芯片与外围电路连接关键的枢纽，它有诸多功能：芯片与芯片在数据上的传递(包括对输入信号的采集和输出信号输出)，电压之间的转换，对外围芯片的驱动，完成对芯片的测试功能以及对芯片电路保护等。 本文采用了自顶向下和自下向上的设计方法，依据可配置端口电路能实现的功能和工作原理，运用Cadence的设计软件，结合华润上华0.5μm的工艺库，设计了一款性能、时序、功耗在整体上不亚于xilinx4006e[8]的端口电路。主要研究以下几个方面的内容： 1.基于端口电路信号寄存器的采集和输出方式，本论文设计的端口电路可以通过配置将它设置成单沿或者双沿的触发方式[7]，并完成了Verilog XL和Hspiee的功能和时序仿真，且建立时间小于5ns和保持时间在0ns左右。和xilinx4006e[8]相比较满足设计的要求。 2.基于TAP Controller的工作原理及它对16种状态机转换的控制，对16种状态机的转换完成了行为级描述和实现了捕获、移位、输出、更新等主要功能仿真。 3.基于边界扫描电路是对触发器级联的构架这一特点，设计了一款边界扫描电路，并运用Verilog XL和Hspiee对它进行了功能和时序的仿真。达到对芯片电路测试设计的要求。 4.对于端口电路来讲，有时需要将从CLB中的输出数据实现异或、同或、与以及或的功能，为此本文采用二次函数输出的电路结构来实现以上的功能，并运用Verilog XL和Hspiee对它进行了功能和时序的仿真。满足设计要求。 5.对于0.5μm的工艺而言，输入端口的电压通常是3.3V和5V，为此根据设置不同的上、下MOS管尺寸来调整电路的中点电压，将端口电路设计成3.3V和5V兼容的电路，通过仿真性能上已完全达到这一要求。此外，在输入端口处加上扩散电阻R和电容C组成噪声滤波电路，这个电路能有效地抑制加到输入端上的白噪声型噪声电压[2]。 6.在噪声和延时不影响电路正常工作的范围内，具有三态控制和驱动大负载的功能。通过对管子尺寸的大小设置和驱动大小的仿真表明：在实现TTL高电平输出时，最大的驱动电流达到170mA，而对应的xilinx4006e的TTL高电平最大驱动电流为140mA[8]；同样，在实现CMOS高电平最大驱动电流达到200mA,而xilinx4006e的CMOS驱动电流达到170[8]mA。 7.与xilinx4006e端口电路相比，在延时和面积以及功耗略大的情况下，本论文研究设计的端口电路增加了双沿触发、将输出数据实现二次函数的输出方式、通过添加译码器将配置端口的数目减少的新的功能，且驱动能力更加强大。
上传时间： 2013-06-03
上传用户：aa54
·摘 要:本文根据当今现代通信技术的发展，对QPSK信号的工作原理进行了分析。利用Simulink仿真工具设计出一个QPSK仿真模型，以衡量QPSK存高斯白噪声信道中的性能，并对仿真结果进行了分析。[著者文摘]
上传时间： 2013-04-24
上传用户：DanXu
基于对信号的周期平稳统计量的分析，提出了一种高斯白噪声信道下的盲信噪比估计方法。对信号的调制方式没有要求，也不需要发送端发送己知数据。
上传时间： 2013-11-07
上传用户：hakim
深联华集成电路有限公司推出一款防破解，堵漏洞的单片机，可以很好的保护到您的知识产权， 此单片机兼容51系列，且与51系列内置相似。我们产品的优势： 1.在同样振荡频率下，较之传统的8051芯片它具有运行更快，性能更优越的特性； 2.这些特性包括内置256字节RAM和2个16位定时器/计数器，1个UART和外 部中断INT0和INT1； 3.可兼容8052芯片的16位定时器/计数器(Timer2)。包括适合于程序和数据的 62K字节Flash存储器。 4.集成了EUART，SPI等标准通讯模块，还集成了具有内建比较功能的ADC，PWM定时器以及模拟比 较器(CMP)等模块； 5.内建看门狗定时器，采用低电压复位、低电压检测、振荡器失效检测等功能，提供了2种低功耗省电模式； 6.高达32位的密码生成器-1/50亿(1/1G)的破解概率； 7.白噪声密码，没有规律可循，加密后原厂也无法破解；每颗芯片都有自己的 密码，同样的密码不可重用； 8.程序有防盗措施，即使破解后获得芯片中的程序也是乱码。
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上传时间： 2013-10-14
上传用户：维子哥哥
分析ADSL传输线路,对双绞线的线路特性、噪声特性进行了建模和仿真。参考5种典型的载波环路,讨论了近端串音、远端串音、HDSL线路、T1线路、ISDN线路以及高斯白噪声对传输线路的影响,得到ADSL线路的信道容量与功率的关系曲线。
上传时间： 2013-11-21
上传用户：asdgfsdfht
很多教材都是从统计的观点讨论分析了最佳接收机的误码率问题，统计的观点认为信道的噪声是非带限的高斯白噪声，分析的过程也假设接收机非带限。但是从实际和滤波的观点来看，任何形式的接收机都是频带受限的，进入到接收机检测器的噪声频带也会受限。文中基于统计和滤波的观点，讨论了最佳接收机的误码率问题，得出的结论相同，但是分析的过程体现了两者的不同之处，有助于更好的了解数字信号的最佳接收。
上传时间： 2013-11-04
上传用户：爺的气质
在多径加高斯白噪声环境下,对比了OFDM-CPM系统与OFDM-QPSK系统的误码率特性,研究了调制指数对OFDM-CPM系统误码率的影响,以及卷积码对OFDM-CPM系统误码率的改善。
上传时间： 2013-10-29
上传用户：lili123
先后讨论并分析了在加性高斯白噪声(AwGN)信道、带限信道(有符号间干扰和加性噪声)以及多径衰落信道等三种基本的典型信道条件下的数字信号可靠高效传输及其最佳接收问题。本书讨论问题系统全面、内容逐步深入、概念清晰，理论分析严谨、逻辑性强，习题和参考资料丰富，是一本比较全面、系统、深入论述数字通信理论的经典著作。
上传时间： 2013-11-20
上传用户：liaocs77
