自香农先生于1948年开创信息论以来，经过将近60年的发展，信道编码技术已经成为通信领域的一个重要分支，各种编码技术层出不穷。目前广泛研究的低密度奇偶校验(LDCP)码是由R.G.Gallager先生提出的一种具有逼近香农限性能的优秀纠错码，并已在数字电视、无线通信、磁盘存储等领域得到大量应用。 目前数字电视已经成为最热门的话题之一，用手机看北京奥运，已经成为每一个中国人的梦想。最近两年我国颁布了两部与数字电视有关的通信标准，分别是数字电视地面传输标准(DMB-TH)和移动多媒体(CMMB)即俗称的手机电视标准。数字电视正与每个人走得越来越近，我国预期在2015年全面实现数字电视并停止模拟电视的播出。作为数字电视标准的核心技术之一的前向纠错码技术已经成为众多科研单位的研究热点，相应的编解码芯片更成为重中之重。在DMB-TH标准中用到了LDPC码和BCH码的级联编码方式，在CMMB标准中用到了LDPC码和RS码的级联编码方式，在DVB-S2标准中用到了LDPC码和BCH码的级联编码方式。 本论文以目前最重要的三个与数字电视相关的标准：数字电视地面传输标准(DMB-TH)、手机电视标准(CMMB)以及数字卫星电视广播标准(DVB-S2)为切入点，深入研究它们的编码方式，设计了这三个标准中的LDPC码编码器，并在FPGA上实现了前两个标准的编码芯片，实现了DMB-TH标准中0.4、0.6以及0.8三种码率的复用。在研究CMMB标准中编码器设计时，提出一种改进的LU分解算法，该分解方式适合任意的H矩阵，具有一定的广泛性。测试结果表明，芯片逻辑功能完全正确，速度和资源消耗均达到了标准的要求，具有一定的商用价值。
上传时间： 2013-07-06
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汉字ASCII码-Unicode码转化器（转换工具）
上传时间： 2013-07-16
上传用户：hustfanenze
LDPC(低密度奇偶校验码)编码是提高通信质量和数据传输速率的关键技术。LDPC码应用于实际通信系统是本课题的研究重点。实际通信要求在LDPC码长尽量短、码率尽量高及硬件可实现的前提下，结合连续相位MSK调制，满足归一化信噪比SNR=2dB时，系统误码率低于10-4。根据课题背景，本文主要研究基于FPGA的LDPC编码器设计与实现。 LDPC码的编码复杂度往往与其帧长的平方成正比，编码复杂度大，成为编码硬件实现的一个障碍；论文针对实际系统的预期指标，通过对多种矩阵构造算法的预选方案及影响LDPC码性能参数仿真分析，基于1/2码率，1024和2048两种帧长，设计了三种编码器的备选方案，分别为直接下三角编码器，串行准循环编码器和二阶准循环编码器。 对于每种编码器，分别设计了其整体结构，并对每种编码器的功能模块进行深入研究，设计完成后利用第3方软件MODELSIM对编码器进行了时序仿真；根据时序仿真结果和综合报告对三种编码方案进行比较，最终选择串行准循环编码器作为硬件实现的编码方案。 最后，在FPGA中硬件实现了串行准循环编码器并对其进行测试，利用MATLAB仿真程序和串口通信工具最终验证了这种编码器的正确性和硬件可实现性。
上传时间： 2013-08-01
上传用户：林鱼2016
LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动，成为研究的热点。随着研究的不断深入和技术的发展，目前，LDPC码已经被多个通信系统定为信道编码方案，并被应用到第二代数字视频广播卫星(DVB—S2)通信系统中。由于LDPC码译码过程中所涉及的数据量庞大，译码时序控制复杂，如何实现LDPC码译码器成为了人们研究的重点。 论文以基于FPGA实现LDPC码译码器为研究目标，主要对译码算法选择、译码数据量化、定点数据表示方式、译码算法关键运算单元的FPGA设计和译码的时序控制进行了深入研究。首先分析了LDPC码的基本译码原理和常用译码算法。然后重点分析了BP算法、Log-BP算法、最小和算法和归一化最小和算法，并对四种译码算法的纠错性能和译码复杂度进行比较论证，选出适合硬件实现的译码方案。结合通信系统，对译码算法进行仿真分析，确定了译码算法的各个参数值和译码量化方案。 在系统仿真分析论证的基础之上，以归一化最小和译码算法为理论方案，利用硬件描述语言编写译码功能模块，并基于FPGA实现了固定译码长度的LDPC码译码器，利用MATLAB和Modelsim分别对译码器进行了功能验证和时序验证，最后模拟通信系统完成了译码器的硬件测试。
上传时间： 2013-04-24
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基于CPLD的扰码与解扰码器的设计，扰码用M序列实现，m序列级数和频率可选
上传时间： 2013-08-21
上传用户：jiahao131
Z源逆变器
上传时间： 2013-10-15
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介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-10-17
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FPGA_DIY拨码开关实验源码
上传时间： 2013-10-08
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介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-12-12
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FPGA_DIY拨码开关实验源码
上传时间： 2013-11-22
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