电源时序
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时序电路测试向量的压缩
时序电路测试生成算法产生的向量存在冗余。针对此问题提出一种压缩算法，减少测试序列的总长度，从而减少了仿真的时间和ATE 设备的测试的时间，加速了测试的流程。实验结果表明，这种方法实现了较高的压缩效率，
2024-01-19
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时序电路的等价验证方法
随着集成电路设计水平的进步，电路规模日益增大，电路设计的时间越米越多的耗费在电路的验证问题上。传统的基于模拟的验证逐渐不能满足验证的需要，形式验证方法作为传统模拟验证方法的补充成为研究的热点。等价验证可以分为组合电路的等价验证和时序电路的等...
2024-04-07
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用verilog写的电子时钟的程序
用verilog写的电子时钟的程序，这个是用Verilog语言写的电子时钟程序显示在D1602上面很详细请大家多多支持。。还有说明一下用的是Actel的A3PO30板，晶振是48M的。
2024-11-22
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