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标签： 电子笔
上传时间： 2021-09-21
上传用户：15053560112
中景园电子3.5LCD显示屏技术资料++单片机软件例程源码：01-中景园电子IAP15L2K61S2开发板3.5LCD例程02-中景园LCD_3.5_新款STM32F103_SPI例程03-中景园电子3.5LCD显示屏_STM32F103ZET例程04-中景园3.5寸LCD显示屏STM32F407例程
上传时间： 2021-11-11
上传用户：zhanglei193
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标签： python
上传时间： 2022-06-06
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9.集成库的作用和制作c.avi 87.8M9.集成库的作用和制作b.avi 67.1M9.集成库的作用和制作a.avi 786.2M8.PCB库的设计b.rmvb 162.3M8.PCB库的设计a.avi 972.8M7.原理图库的设计b.avi 624.8M7.原理图库的设计a.avi 868.9M6.原理图设计深入b.avi 592.8M6.原理图设计深入a.rmvb 235.2M5.原理图设计提高b.avi 306.6M5.原理图设计提高a.avi 427.6M4.原理图设计进阶b.rmvb 223.3M4.原理图设计进阶a.avi 746.2M3.原理图设计初步b.avi 258.3M3.原理图设计初步a.avi 651.1M2.电子设计基础知识b.avi 279.2M2.电子设计基础知识a.avi 518.9M13.PCB设计深入c.avi 861.1M13.PCB设计深入b.avi 723.8M13.PCB设计深入a.avi 588.7M12.PCB设计提高b.rmvb 234.4M12.PCB设计提高a.avi 301.7M11.PCB设计进阶c.avi 483.6M11.PCB设计进阶b.avi 798.6M11.PCB设计进阶a.rmvb 233.3M10.PCB设计初步d.avi 561.4M10.PCB设计初步c.rmvb 227.1M10.PCB设计初步b.avi 727.2M10.PCB设计初步a.avi 495.2MAltium Designer概述b.avi 400.6M1.Altium Designer概述a .avi 427M
标签： altium designer
上传时间： 2022-06-14
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
一个有趣的、易用的、直观的、可自由定制的白板软件是什么样的？深圳市艾博德科技有限公司强势推出的DrawView V3.0将带给你全新的体验。
上传时间： 2013-06-16
上传用户：CHENKAI
DriverStudio V2.7文本编译工具Uedit32USB规范：USB1.1规范（中文和英文），USB2.0规范（英文），USB OTG规范（英文）各种USB驱动开发电子书籍企业板开发
标签： DriverStudio 2.70
上传时间： 2013-07-20
上传用户：shinesyh
特点： 精确度0.1%满刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT类比输出功能 输入与输出绝缘耐压2仟伏特/1分钟(input/output/power) 宽范围交直流兩用電源設計 尺寸小,穩定性高
上传时间： 2014-12-23
上传用户：ydd3625
特点(FEATURES) 精确度0.1%满刻度 (Accuracy 0.1%F.S.) 可作各式数学演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 类比输出功能(16 bit DAC isolating analog output function) 输入/输出1/输出2绝缘耐压2仟伏特/1分钟(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 宽范围交直流两用电源设计(Wide input range for auxiliary power) 尺寸小,稳定性高(Dimension small and High stability)
上传时间： 2013-11-24
上传用户：541657925
a_bit equ 20h ;个位数存放处 b_bit equ 21h ;十位数存放处 temp equ 22h ;计数器寄存器 star: mov temp,#0 ;初始化计数器 stlop: acall display inc temp mov a,temp cjne a,#100,next ;=100重来 mov temp,#0 next: ljmp stlop ;显示子程序 display: mov a,temp ;将temp中的十六进制数转换成10进制 mov b,#10 ;10进制/10=10进制 div ab mov b_bit,a ;十位在a mov a_bit,b ;个位在b mov dptr,#numtab ;指定查表启始地址 mov r0,#4 dpl1: mov r1,#250 ;显示1000次 dplop: mov a,a_bit ;取个位数 MOVC A,@A+DPTR ;查个位数的7段代码 mov p0,a ;送出个位的7段代码
上传时间： 2013-11-06
上传用户：lx9076
