苏州纳芯微的一款I2C总线的隔离芯片，隔离等级高，车规级
标签： Complete 8100N 8100 NSi 2MB I2C pdf 隔离芯片 纳
上传时间： 2021-01-26
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苏州纳芯微公司的数字隔离器选型手册2017 年正式推出满足 AEC-Q100 车规级标准的 NSi81xx 系列 EMC 增强型多通 道数字隔离芯片，将产品线扩展至通用 IC 领域
上传时间： 2021-01-26
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最新瑞芯微主控芯片开发资料，支持安卓系统11.0
上传时间： 2021-11-30
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Rockchip RK1808瑞芯微 RK1808规格书，请参考
上传时间： 2021-12-06
上传用户：kingwide
瑞芯微安防产品线处理器路线图：RV1109 视觉处理器规格，RV1126 视觉处理器规格。
标签： RV1109
上传时间： 2021-12-27
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分享一款瑞芯微的CPU RK3399，多参考参考，希望市场有更多新的产品出来，造福大家；仅供参考。
标签： RK3399
上传时间： 2022-06-07
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8层全志A80BOX高清机顶盒AXT530124+EMMC-BGA169+AXP806原理图+PCB 8层飞思卡尔I.MX6x智能家居控制主板MAX8903C+WM8962+MT41K128M16JT 6层瑞芯微RK3288平板方案DSN+BRD 6层安霸A7LA30方案行车记录仪原理图和PCB文档 6层Rockchip_Wireless_HDMI_presentation的pcb+原理图下载 6层HI3531海思最新最全的硬件设计资料整合包含芯片手册，SCH和PCB 4层使用AM8252B做的带WiFi-HDMI功能的手机互联原理图和PCB 4层海思HI3535网络硬盘录像机PBGA563+QFN64+BGA96+原理图+PCB文件 4层MT7620A智能路由器（小米同款）原理图和PCB文件分享下载 2层STM32F107智能家居主板IR0038+SPX1117M3-3.3+CH340G+MOC3063原理图+PCB文件 2层LCD12864万年历(带原理图和PCB) 2层ESP8266系统板+CH340G+LM1117-V33+原理图+PCB文件分享下载 16层官方Xilinx Kintex UltraScale FPGA KCU105+4片DDR4分享下载 14层美高森美SmartFusion2 SOC FPGA开发板FT4232H+TPS51200+USB3340+原理图+PCB 14层高速板sch和brd文件下载 12层altera的5片DDR2组成72数据位宽 10层英特尔x86atom电脑主板BAYTRAIL+ISL95837HRZ-T+RTL8111GS原理图与PCB文件
标签： 实用电工
上传时间： 2013-04-15
上传用户：eeworm
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
特点： 精确度0.1%满刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT类比输出功能 输入与输出绝缘耐压2仟伏特/1分钟(input/output/power) 宽范围交直流兩用電源設計 尺寸小,穩定性高
上传时间： 2014-12-23
上传用户：ydd3625
特点(FEATURES) 精确度0.1%满刻度 (Accuracy 0.1%F.S.) 可作各式数学演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 类比输出功能(16 bit DAC isolating analog output function) 输入/输出1/输出2绝缘耐压2仟伏特/1分钟(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 宽范围交直流两用电源设计(Wide input range for auxiliary power) 尺寸小,稳定性高(Dimension small and High stability)
上传时间： 2013-11-24
上传用户：541657925
