码元定时恢复(位同步)技术是数字通信中的关键技术。位同步信号本身的抖动、错位会直接降低通信设备的抗干扰性能,使误码率上升,甚至会使传输遭到完全破坏。尤其对于突发传输系统,快速、精确的定时同步算法是近年来研究的一个焦点。本文就是以Inmarsat GES/AES数据接收系统为背景,研究了突发通信传输模式下的全数字接收机中位同步方法,并予以实现。 本文系统地论述了位同步原理,在此基础上着重研究了位同步的系统结构、码元定时恢复算法以及衡量系统性能的各项指标,为后续工作奠定了基础。 首先根据卫星系统突发信道传输的特点分析了传统位同步方法在突发系统中的不足,接下来对Inmarsat系统的短突发R信道和长突发T信道的调制方式和帧结构做了细致的分析,并在Agilent ADS中进行了仿真。 在此基础上提出了一种充分利用报头前导比特信息的,由滑动平均、阈值判断和累加求极值组成的快速报头时钟捕获方法,此方法可快速精准地完成短突发形式下的位同步,并在FPGA上予以实现,效果良好。 在长突发形式下的报头时钟捕获后还需要对后续数据进行位同步跟踪,在跟踪过程中本论文首先用DSP Builder实现了插值环路的位同步算法,进行了Matlab仿真和FPGA实现。并在插值环路的基础上做出改进,提出了一种新的高效的基于移位算法的位同步方案并予以FPGA实现。最后将移位算法与插值算法进行了性能比较,证明该算法更适合于本项目中Inmarsat的长突发信道位同步跟踪。 论文对两个突发信道的位同步系统进行了理论研究、算法设计以及硬件实现的全过程,满足系统要求。
上传时间: 2013-04-24
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数字信号处理是信息科学中近几十年来发展最为迅速的学科之一。常用的实现高速数字信号处理的器件有DSP和FPGA。FPGA具有集成度高、逻辑实现能力强、速度快、设计灵活性好等众多优点,尤其在并行信号处理能力方面比DSP更具优势。在信号处理领域,经常需要对多路信号进行采集和实时处理,为解决这一问题,本文设计了基于FPGA的数据采集和处理系统。 本文首先介绍数字信号处理系统的组成和数字信号处理的优点,然后通过FFT算法的比较选择和硬件实现方案的比较选择,进行总体方案的设计。在硬件方面,特别讨论了信号调理模块、模数转换模块、FPGA芯片配置等功能模块的设计方案和硬件电路实现方法。信号处理单元的设计以Xilinx ISE为软件平台,采用VHDL和IP核的方法,设计了时钟产生模块、数据滑动模块、FFT运算模块、求模运算模块、信号控制模块,完成信号处理单元的设计,并采用ModelSim仿真工具进行相关的时序仿真。最后利用MATLAB对设计进行验证,达到技术指标要求。
上传时间: 2013-07-07
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扩频通信系统与常规的通信系统相比,具有很强的抗窄带干扰,抗多径干扰,抗人为干扰的能力,并具有信息隐蔽、多址保密通信等优点。在近年来得到了迅速的发展。本论文主要讨论和实现了基于FPGA的直接序列扩频信号的解扩解调处理。论文对该直扩通信系统和FPGA设计方法进行了相关研究,最后用Altera公司的最新的FPGA开发平台Quarus Ⅱ5.0实现了相关设计。 整个系统分为两个部分,发送部分和接收部分。发送部分主要有串并转换、差分卷积编码、PN码扩频、QPSK调制、成型滤波等模块。接收部分主要有前端抗干扰、数字下变频、解扩解调等模块。 论文首先介绍了扩频通信系统的特点以及相关技术的国内外发展现状,并介绍了本论文的研究思路和内容。 然后,论文分析了几种常用的窄带干扰抑制、载波同步及PN码同步算法,结合实际需要,设计了一种零中频DSSS解调解扩方案。给出了抗窄带干扰、PN码捕获及跟踪以及载波同步的算法分析,采用了基于数字外差调制的自适应陷波器来进行前端窄带干扰抑制处理,用基于自适应门限技术的滑动相关捕获和分时复用单相关器跟踪来改善PN码同步的性能,用基于硬判决的COSTAS(科斯塔斯)环来减少载波提取的算法复杂度,用改进型CORDIC算法实现NCO来方便的进行扩展。 接着,论文给出了系统总体设计和发送及接受子系统的各个功能模块的实现分析以及在Quartus Ⅱ5.0上的实现细节,给出了仿真结果。 然后论文介绍了整个系统的硬件电路设计和它在真实系统中连机调试所得到的测试结果,结果表明该系统具有性能稳定,灵活性好,生产调试容易,体积小,便于升级等特点并且达到课题各项指标的要求。 最后是对论文工作的一些总结和对今后工作的展望。
上传时间: 2013-07-04
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在过去的十几年间,FPGA取得了惊人的发展:集成度已达到1000万等效门、速度可达到400~500MHz。随着FPGA的集成度不断增大,在高密度FPGA中,芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在,解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时,减小时钟偏差,本文设计了内置于FPGA芯片中的延迟锁相环,采用一种全数字的电路结构,将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路,和延时补偿调整电路,配合特定的控制逻辑电路,完成时钟延时补偿。在输入时钟频率不变的情况下,只需一次调节过程即可完成输入输出时钟的同步,锁定时间较短,噪声不会积累,抗干扰性好。 在Smic0.18um工艺下,设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz,最大抖动时间为35ps,锁定时间为13个输入时钟周期。另外,完成了时钟相移电路的设计,实现可编程相移,为用户提供与输入时钟同频的相位差为90度,180度,270度的相移时钟;时钟占空比调节电路的设计,实现可编程占空比,可以提供占空比为50/50的时钟信号;时钟分频电路的设计,实现频率分频,提供1.5,2,2.5,3,4,5,8,16分频时钟。
上传时间: 2013-07-06
上传用户:LouieWu
本文主要研究了认知无线电频谱感知功能的关键技术以及硬件实现方法。首先,提出了认知无线电频谱感知功能的硬件实现框图,包括射频前端部分和数字信号处理部分,接着简单介绍了射频前端电路的功能与特性,最后重点介绍了数字信号处理部分的FPGA实现与验证过程。 数字处理部分主要实现宽带信号的短时傅立叶分析,将中频宽带数字信号通过基于多相滤波器组的下变频模块,实现并行多通道的数字下变频,然后对每个信道进行重叠加窗处理,最后再做快速傅立叶分析(FFT),从而得到信号的时频关系。整个系统主要包括:延时抽取模块、多相滤波器模块、32点开关式流水线FFT模块、滑动窗缓冲区、256点流水线FFT模块等。 本设计采用Verilog HDL硬件描述语言进行设计,基于Xilinx公司的Virtex-4XC4VSX35芯片。整个系统采用全同步设计,可稳定工作于200MHz,其分析带宽高达65MHz,具有很高的使用价值。
上传时间: 2013-06-13
上传用户:bcjtao
Topweaver 一个很好用的HDL设计工具,能够自动将子模块聚合成一个顶层文件,DLL/PLL资源为我们提供了很好的频率合成方法。但是一些时候人们依然通过编写HDL代码来实现时钟的分频,以实现特殊的分频系数,可调节的占空比和其它DLL/PLL不容易实现的功能。
上传时间: 2013-07-19
上传用户:gongxinshiwo@163.com
介绍一种脉冲涡流无损检测系统所使用的多波形专用PWM 信号发生器的设计。该信号发生器以单片机为核心控制单元,通过对外围芯片的控制来实现对输出波形的频率、电压幅值、占空比的连续调节,并能对运行信
上传时间: 2013-04-24
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·摘 要:主要介绍了MC33035 的基本原理和基于MC33035 、MC33039 、IRAMS10UP60A及一些外围电路构成的三相无刷直流电机闭环速度调节控制系统, 可以看出其简单和优越的控制性能。
上传时间: 2013-06-25
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·摘 要:在借鉴传统PID控制应用工业现场基础上,引进模糊规则的调用方式。根据偏差绝对值和偏差变化率绝对值的改变,在线调节PID参数,最后进行MATLAB仿真,经过比较传统PID控制与模糊PID动态性能的差异,验证模糊PID动态性能得到明显的改善。并就工业现场应用的前景及可行性进行研讨。[著者文摘]
上传时间: 2013-07-01
上传用户:yd19890720
随着图像采集系统的广泛应用,人们对CCD探测系统的要求日益提高。传统的CCD探测系统由于结构复杂,造价较高,己不能满足日益广泛的应用需要。本文设计了一套基于单片FPGA的小型化与经济化的CCD探测系统,能够满足空间光强的测量并实现光信号的识别和处理。 本文研究了CCD探测系统的基本结构。设计了基于单片FPGA的CCD探测系统的硬件电路原理图,完成了硬件电路板制作与调试。系统FPGA选用Altera公司的低成本FPGA芯片EP2C20Q240,电路板采用双层板设计,实现了CCD探测系统的小型化与经济化的目标。利用FPGA器件实现了CCD驱动时序脉冲的设计、实现了单采样与相关双采样的控制程序设计,利用FPGA的数字信号处理功能实现了相关双采样的信号处理。基于FPGA的可编程特性,在不改变外部电路的基础上,通过程序的改变,对CCD驱动频率、模数转换器采样时刻的选择进行方便调节。系统与上位机的数据传输接口采用了网络传输方案,充分发挥了网络传输的远距离传输、远程访问、信息共享等优势,系统采用基于FPGA的NiosⅡ嵌入式处理器系统,通过对其应用软件的开发,实现了系统与上位机之间数据的可靠性传输。
上传时间: 2013-08-06
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