由于其很强的纠错性能和适合硬件实现的编译码算法,卷积编码和软判决维特比译码目前已经广泛应用于卫星通信系统。然而随着航天事业的发展,卫星有效载荷种类的增多和分辨率的不断提高,信息量越来越大。如何在低信噪比的功率受限信道条件下提高传输速率成为目前亟待解决的问题。本论文结合在研项目,在编译码算法、编译码器的设计与实现、编译码器性能提高三个方面对卷积编码和维特比译码进行了深入研究,并进一步介绍了使用VHDL语言和原理图混合输入的方式,实现一种(7,3/4)增信删余方式的高速卷积编码器和维特比译码器的详细过程;然后将设计下载到XILINX的Virtex2 FPGA内部进行功能和时序确认,最终在整个数据传输系统中测试其性能。本文所实现的维特比译码器速率达160Mbps,远远高于目前国内此领域内的相关产品速率。 首先,论文具体介绍了卷积编码和维特比译码的算法,研究卷积码的各种参数(约束长度、生成多项式、码率以及增信删余等)对其译码性能的影响;针对项目需求,确定卷积编码器的约束长度、生成多项式格式、码率和相应的维特比译码器的回归长度。 其次,论文介绍了编解码器的软、硬件设计和调试一根据已知条件,使用VHDL语言和原理图混合输入的方式设计卷积编码和维特比译码的源代码和原理图,分别采用功能和电路级仿真,确定卷积编码和维特比译码分别需要占用的资源,考虑卷积编码器和维特比译码器的具体设计问题,包括编译码的基本结构,各个模块的功能及实现策略,编译码器的时序、逻辑综合等;根据软件仿真结果,分别确定卷积编码器和维特比译码器的接口、所需的FPGA器件选型和进行各自的印制板设计。利用卷积码本身的特点,结合FPGA内部结构,采用并行卷积编码和译码运算,设计出高速编译码器;对软、硬件分别进行验证和调试,并将验证后的软件下载到FPGA进行电路级调试。 最后,论文讨论了卷积编码和维特比译码的性能:利用已有的测试设备在整个数据传输系统中测试其性能(与没有采用纠错编码的数传系统进行比对);在信道中加入高斯白噪声,模拟高斯信道,进行误码率和信噪比测试。
上传时间: 2013-04-24
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随着计算机和信息技术的飞速发展,信息的安全性越来越受到人们的重视。敏感信息的电子化在使用户得到便利的同时,数据、资源免泄漏也成为了人们必须注意的一个大隐患。在这个信息全球化的时代,病毒、黑客、电子窃听欺骗、网络攻击都是人们所必须面对的重大问题。出于这种需要,加密自然吸引了人们的注意力,而传统的软件加密技术已经越来越不能满足信息安全对运算速度和系统安全性的需求,硬件设施的开发显示出其重要性,硬件加密模块的地位也越来越重要。但其安全性仍存在着一定的问题,对安全性研究仍是不可放松的一个重要问题。 本文介绍了目前几种流行加密算法及标准,并对典型的公钥密码标准RSA进一步说明。RSA算法可以进行数字签名、数据加/解密,将其应用于数据安全领域具有很大的意义。针对于目前硬件加解密相对于软件加解密的种种优势,论文重点研究RSA算法的基于硬件FPGA的设计实现方案。FPGA是近几年的超大规模集成电路设计的焦点,其速度及成本等都占有一定的优势。对RSA算法的FPGA设计,论文主要研究两方面的内容:密钥生成部分中的素数检测问题和加/解密算法中关键瓶颈--大数模乘及模幂运算。并进行了软硬件的仿真、验证与测试。论文对RSA设计模块的可应用领域之一--智能卡及其安全性做了简单的介绍,并对论文所研究实现的模块在其中的应用进行了说明,从而体现了其实际应用价值。
上传时间: 2013-07-06
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本文针对目前国内外基于FPGA实现模糊控制器的理论、EDA软件工具的使用以及FPGA 技术的发展,对模糊控制器的设计作了有益的探索,并达到了预期的实验效果。文章综述了模糊控制理论的产生、发展、应用现状以及今后的发展方向;介绍了模糊逻辑、模糊控制的基本原理和模糊控制器的结构;阐述了常规模糊控制器的设计过程。文章介绍了运用 VHDL语言进行模糊控制器的设计过程。对模糊控制过程中隶属度函数的存储采用了分段存储法,其设计方法简单,提高了运算速度和运算精度。采用了“最大-最小”函数法简化了模糊控制规则的推理过程。运用“倒数相乘法”实现除法器的设计,能够实现任意数的除法运算,且精度较高。并以模糊空调温度控制器为例进行了理论说明和模糊设计,并给出了相应的VHDL代码。整体设计及其各个模块都在ALTERA公司的EDA 工具Quartus Ⅱ和Modelsim SE平台上进行了逻辑综合及功能时序仿真,综合与仿真的结果表明,基于FPGA的模糊控制器芯片消耗较少的硬件资源,达到了较高的设计性能,在速度和资源利用率方面均达到了较优的状态,通过在 FPGA开发板上的验证与测试,测试结果表明,所设计的模糊控制器可满足实时模糊控制的要求。关键词:模糊逻辑 模糊控制器 VHDL FPGA
上传时间: 2013-04-24
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安规测试操作指南 中文PDF扫描版本,主要介绍安规的基础知识及安规测试。
上传时间: 2013-06-24
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在超深亚微米技术工艺下,布局成为超大规模集成电路物理设计中至关重要的一步。由于现场可编程门阵列(Field Programable Gate Array,FPGA)布线资源的预先确定性,使得FPGA的布局更为重要。本文以建立高性能、低拥挤的布局为目标,从FPGA芯片结构和布局算法两方面进行了深入研究。论文提出了一种通用的层次式FPGA(HFPGA)结构模型及布局模型,并且给出了该模型的数学计算公式;提出将元件之间的层次距离转化为线长的方法,实现了基于线网模型的高精度布局算法:提出利用矩形的对角线元件之间层次来代替线长,从而达到优化线长的同时提高布通率的快速布局算法。实验结果表明,两种算法均在北卡罗来纳微电子中心(MCNC)学术芯片测试案例上取得了较理想的布局实验效果,为下一步的布线工作建立了良好的基础接口,并且完成了初始布线的工作。本FPGA结构模型的提出和布局算法的实现也都为工业界提供了借鉴价值。
上传时间: 2013-04-24
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H.264视频编解码标准以其高压缩比、高图像质量、良好的网络适应性等优点在数字电视广播、网络视频流媒体传输、视频实时通信等许多方面得到了广泛应用。提高H.264帧内预测的速度,对于实时性要求较高的场合具有重大的意义。为此,论文在总结国内外相关研究的基础上,针对H.264帧内预测的软件实现具有运算量大、实时性差等缺点,提出了一种基于FPGA的高并行、多流水线结构的帧内预测算法的硬件实现。 论文在详细阐述H.264帧内预测编码技术的基础上,分析了17种预测模式算法,通过Matlab仿真建模,直观地给出了预测模式的预测效果,并在JM12.2官方验证平台上测试比较各种预测模式对编码性能的影响,以此为根据对帧内预测模式进行裁剪。接着论文提出了基于FPGA的帧内预测系统的设计方案,将前段采集剑的RGB图像通过色度转换模块转换成YCbCr图像,存入片外SDRAM中,控制模块负责读写数掘送入帧内预测模块进行处理。帧内预测模块中,采用一种并行结构的可配置处理单元,即先求和再移位最后限幅的电路结构,来计算各预测模式下的预测值,极大地减小了预测电路的复杂度。针对预测模式选择算法,论文采用多模式并行运算的方法,即多个结构相同的残差计算模块,同时计算各种预测模式对应的SATD值,充分发挥FPGA高速并行处理的能力。其中Hadamard变换使用行列分离的变换方法,采用蝶形快速变换、流水线设计提高硬件的工作效率。最后,论文设计了LCD显示模块直观地显示所得到的最佳预测模式。 整个帧内预测系统被划分成多个功能模块,采用层次化、模块化的设计思想,并采用流水线结构和乒乓操作来提高系统的并行性、运行速度和总线利用率。所有模块用Verilog语言设计,由Modelsim仿真和集成开发环境ISE9.1综合。仿真与综合结果表明,系统时钟频率最高达到106.7MHz。该设计在完成功能的基础上,能够较好地满足实时性要求。论文对于研究基于FPGA的H.264视频压缩编码系统进行了有益的探索,具有一定的实用价值。
上传时间: 2013-07-21
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RealView+MDK+Jlink+Mini2440测试程序移植(成功)2
上传时间: 2013-07-07
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遗传算法是一种基于自然选择原理的优化算法,在很多领域有着广泛的应用。但是,遗传算法使用计算机软件实现时,会随着问题复杂度和求解精度要求的提高,产生很大的计算延时,这种计算的延时限制了遗传算法在很多实时性要求较高场合的应用。为了提升运行速度,可以使用FPGA作为硬件平台,设计数字系统完成遗传算法。和软件实现相比,硬件实现尽管在实时性和并行性方面具有很大优势,但同时会导致系统的灵活性不足、通用性不强。本文针对上述矛盾,使用基于功能的模块化思想,将基于FPGA的遗传算法硬件平台划分成两类模块:系统功能模块和算子功能模块。针对不同问题,可以在保持系统功能模块不变的前提下,选择不同的遗传算子功能模块完成所需要的优化运算。本文基于Xilinx公司的Virtex5系列FPGA平台,使用VerilogHDL语言实现了伪随机数发生模块、随机数接口模块、存储器接口/控制模块和系统控制模块等系统功能模块,以及基本位交叉算子模块、PMX交叉算子模块、基本位变异算子模块、交换变异算子模块和逆转变异算子模块等遗传算法功能模块,构建了系统功能构架和遗传算子库。该设计方法不仅使遗传算法平台在解决问题时具有更高的灵活性和通用性,而且维持了系统架构的稳定。本文设计了多峰值、不连续、不可导函数的极值问题和16座城市的旅行商问题 (TSP)对遗传算法硬件平台进行了测试。根据测试结果,该硬件平台表现良好,所求取的最优解误差均在1%以内。相对于软件实现,该系统在求解一些复杂问题时,速度可以提高2个数量级。最后,本文使用FPGA实现了粗粒度并行遗传算法模型,并用于 TSP问题的求解。将硬件平台的运行速度在上述基础上提高了近1倍,取得了显著的效果。关键词:遗传算法,硬件实现,并行设计,FPGA,TSP
上传时间: 2013-06-15
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随着数字电视全国范围丌播时间表的临近,数字电视技术得到很大发展,数字电视信号在信源基带数据和信道传输等方面已经进一步标准化,数字电视传播途径也越来越广,在卫星、地面及有线电视网中传输数字电视信号得到迅速发展。借着2008年奥运的东风,数字电视领域的应用研究方兴未艾。 本课题目的是完成有线数字电视广播系统的重要设备--调制器的设计和实现,核心器件选用FPGA芯片。系统硬件实现以国家标准GY/T 170-2001(有线数字电视广播信道编码与调制规范)为主要依据,以Xilinx公司的Virtex系列(Virtex 4,Virtex 5)芯片及相关开发板(ML402、ML506)为平台,主要任务是基于相关标准对其实用技术进行研究和开发。完成了信道编码和调制的模块划分、Verilog HLD程序的编写(或IP核的调用)和仿真以及在板调试和联调等工作,设计目的是在提高整个系统集成度的前提下实现多频点调制。 本文在研究现有数字电视网络技术和相关产品的基础上,以国标GY/T170-2001为主要依据并参阅了其他的相关标准,提出了多频点QAM调制器的实现方案。整个工作包括:模块划分,完成了基带物理接口(输入)、包头反转与随机化、RS编码、卷积交织、码流变换、差分编码、星座映射、基带成型(包括Nyquist滤波器、半带滤波器、CIC滤波器的设计或模块调用)、高端DAC的配置(输出)等模块的Verilog HLD程序的编写(或者IP核调用)和仿真等工作;成功进行了开发板板级调试,调试的过程中充分利用Xilinx公司的开发板和调试软件ChipScope,成功设计了验证方案并进行了模块验证;最后进行了各模块联调工作,设计了系统验证方案并成功完成对整个系统的验证工作。 经测试表明,该系统主要性能达到国家相关标准GY/T 198-2003(有线数字电视广播QAM调制器技术要求和测量方法)规定的技术指标,可以进入样机试生产环节。
上传时间: 2013-04-24
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现场可编程门阵列(FPGA)能够减少电子系统的开发风险和开发成本,缩短上市时间,降低维护升级成本,故广泛地应用在电子系统中。最新的FPGA都采用了层次化的布线资源结构,与以前的结构发生了很大的变化。由于FPGA布线资源的固定性和有限性,因此需要开发适用于这种层次化的FPGA结构并提高布线资源有效利用率的布线算法。同时由于晶体管尺寸的不断减小,有必要在FPGA布线算法中考虑功耗和时序问题。 本论文所作的研究工作主要包括:提出一种基于Tile的FPGA结构描述方法,对FPGA功耗模型和时序模型进行了研究,实现了考虑FPGA功耗、布线资源利用率的布线算法。 在FPGA结构描述方面,本文在分析现代商用FPGA层次化结构及学术上对FPGA描述方法的基础上,提出一种基于Tile的FPGA结构描述。由于基本Tile的重复性,采用该方法可以简化FPGA结构的描述,同时由于该方法是以硬件结构为根据,为FPGA软硬件提供了简单而灵活的接口,该方法在原型系统中测试证明是正确的。 在FPGA功耗模型方面,本文研究了ASIC中关于电路功耗计算的基本方法,并将其应用到FPGA功耗分析中。在模型中的采用了混合的功耗模型,包括动态功耗模型和静态功耗模型。动态功耗的计算采用基于节点状态转换率的开关级动态功耗计算和逻辑块宏模型,静态功耗则采用基于公式计算的晶体管漏电功耗模型和逻辑块基于仿真的LUT/MUX表达式计算模型。这些功耗模型将运用到我们后面的功耗计算和基于功耗驱动的布线算法中。 在FPGA布线算法研究和实现方面,本文在介绍基本的搜索算法之后,介绍了将FPGA硬件结构转变为FPGA布线程序可识别的布线资源图的方法,并将基本的搜索算法运用的FPGA布线资源图上,实现FPGA的基于布通率的布线算法。在此基础上,借鉴了FPGA时序分析方法,将时序分析作为布线算法的一子模块,对基于时序的布线算法进行了研究;同时采用了FPGA功耗模型,在布线算法实现中考虑了动态功耗的问题。最后在布线算法中实现两种启发式策略以提高可布线资源有效利用率。
上传时间: 2013-04-24
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