随着汽车电子技术的发展，汽车作为一种融合了当代多种高新技术的交通工具，需要采用越来越多的电子控制系统，这些复杂的系统控制需要检测及交换大量数据，传统的点对点控制方式不但布线复杂、昂贵，而且可靠性差、重量大维护成本高，已经无法满足现代汽车的通信要求，为了解决上面这些问题，德国BOSCH公司的CAN总线控制应运而生，且日前得到了广泛应用。为了应对当前某些整车厂对车载CAN总线控制系统应用的需求，以及解决由于没有一个开放的CAN应用层协议，使不同配套厂的设备之间不能互操作的问题论文以基于SAEJ939协议的汽车CAN总线控制系统设计与测试作为研究课题制定了基于SAEJ939协议的CAN应用层协议并设计开发了CAN总线控制模块结合项目组已有的技术基础，论文首先研究了CAN总线协议特点和实现该技术的要求，并研究分析了CAN总线的应用层协议规范SAE939，在此基础上，根据某整车厂需求，分别从网络拓扑结构的总体设计、模块的信号定义、信息发送周期选择、报文优先级分配以及节点地址定义等几个方面设计制定了一套具有良好扩展性的汽车CAN应用层协议。此外，课题还完成了CAN总线控制模块的全部硬件设计，通过软件开发实现了所制定的CAN应用层协议以及各控制模块的功能为了验证CAN总线系统设计方案和所制定的CAN应用层协议的可行性，以及测试网络性能，课题对CAN总线控制模块和CAN网络系统进行CAN模块的致性测试，CAN控制模块通信功能测试，以及应用cAN总线开发工具 CANoe进行的CAN总线仿真实验和整个系统平台测试。通过研究这些实验和测试的结果验证了CAN总线控制系统的实时性、可靠性和稳定性，证明了课题设计方案可行此外，误题的研究也为实现具有自主知识产权的汽车CAN总线控制技术的产品化积累了经验，课题也因此具备继续研究开发的意义和良好的经济的前景
标签： 汽车CAN总线
上传时间： 2022-03-23
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该文主要研究的是感应电动机无速度传感器矢量控制变频调速及参数辨识.首先,利用坐标变换的方法推导出感应电动机在两相殂止和两相同步旋转坐标系中的数学模型,并对电机动态特性进行了仿真.用矢量控制理论和电压解耦的方法建立了转差型电压乔量解耦控制系统.利用神经网络的方法和模型参考自适应(MRAS)的方法实现转速辨识,仿真结果验证了辨识方法是可行的.利用系统固有了硬件资源(如PWM逆变器、微机控制系统)发出一定规则的脉冲实现电动机参数的静态测试,仿真结果表明它能为矢量控制系统提供较高精度的电机参数,具有一定的实际意义.为了实现电机转速高速响应的目标,用大规模数字信号处理器DSP产现系统控制,文中给出了控制思想.
上传时间： 2013-04-24
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异步起动永磁同步电动机有别于调速永磁同步电动机，转子上设有起动绕组，具有在某一频率和电压下的自行起动能力，同传统的三相感应电动机相比，具有在宽负载范围内效率高、功率因数高的优点，符合国家“节能环保”的指导方向，有广泛的应用前景。 这种电机自问世以来，就受到普遍关注与重视，经过二十几年的研究与发展，三相异步起动永磁同步电动机的设计技术逐渐成熟，并且已经开始被用于某些工业场合，但由于转子磁路结构相对复杂，电动机的优化设计方法尚不完善，因而一直以来未得到大范围内的推广和应用。 本课题以此为切入点，以小功率三相异步起动永磁同步电动机的批量生产为目标，本着转子结构尽可能简单、加工工艺尽可能简化、同时电机性能尽可能提高的原则，对异步起动永磁同步电动机的优化设计方法进行研究。在研究过程中，作者应用Maxwell、Magneforce和Magnet等电机设计仿真软件，系统分析了永磁体的嵌放深度、定转子的齿槽配合、以及定转子的磁路饱和等问题对电机性能的影响，最终设计并制成一台容量为1.1kW的四极径向磁路式异步起动永磁同步电动机，样机的性能测试实验结果与仿真所得结果吻合，成本预算与各方面性能指标均满足设计需求。 在样机制成后，作者进一步对样机的设计进行了优化，实验结果证明所设计异步起动永磁同步电动机完全可以替代同规格的1.1kW，Y90S-4感应电动机。
上传时间： 2013-07-31
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函数发生器又名任意波形发生器，是一种常用的信号源，广泛应用于通信、雷达、导航等现代电子技术领域。信号发生器的核心技术是频率合成技术，主要方法有：直接模拟频率合成、锁相环频率合成（PLL）、直接数字合成技术（DDS）。DDS是开环系统，无反馈环节，输出响应速度快，频率稳定度高。因此直接数字频率合成技术是目前频率合成的主要技术之一，其输出信号具有相对较大的带宽、快速的相位捷变、极高的相位分辨率和相位连续等优点。本文的主要工作是采用SOPC结合虚拟仪器技术，进行DDS智能函数发生器的研制。 本文介绍了虚拟仪器技术的基本理论，简要阐述了仪器驱动程序、VISA等相关技术。对SOPC技术进行了深入的研究：SOPC技术是基于可编程逻辑器件的可重构片上系统，它作为SOC和CPLD/FPGA相结合的一项综合技术，结合了两者的优点，集成了硬核或软核CPU、DSP、锁相环、存储器、I/O接口及可编程逻辑，可以灵活高效地解决SOC方案，而且设计周期短，设计成本低，非常适合本设计的应用。本文还对基于DDS原理的设计方案进行了分析，介绍了DDS的基本理论以及数学综合，在研究DDS原理的基础上，利用SOPC技术，在一片FPGA芯片上实现了整个函数发生器的硬件集成。 本文就函数发生器的设计制定了整体方案，对软硬件设计原理及实现方法进行了具体的介绍，包括整个系统的硬件电路，SOPC片上系统和PC端软件的设计。在设计中，LabVIEW波形编辑软件和函数发生器二者采用异步串口进行通信。利用LabVIEW的强大功能，把波形的编辑，系统的设置放到计算机上完 成，具有人机界面友好、系统升级方便、节约硬件成本等诸多优势。同时充分利用了FPGA内部大量的逻辑资源，将DDS模块和微处理器模块集成到一个单片FPGA上，改变了传统的系统设计思路。通过对系统仿真和实际测试，结果表明该智能型函数发生器不仅能产生理想的输出信号，还具有集成度高、稳定性好和扩展性强等优点。关键词：智能型函数发生器，虚拟仪器，可编程片上系统，直接数字合成技术，NiosⅡ处理器。
上传时间： 2013-07-09
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GSM是全球使用最为广泛的一种无线通信标准，不仅在民用领域，也在铁路GSM-R等专用领域发挥着极为重要的作用。由于无线信道具有瑞利衰落和延时效应，在通信系统的收发两端也存在不完全匹配等未知因素，因此接收的信号叠加有各种误差因素的影响。GSM接收机的实现离不开系统的同步，为了得到更好的同步质量，就必须对GSM基带同步技术进行研究，选择一种最合适的同步算法。GSM的同步既有时间同步，也有频率同步。 @@ 软件无线电是当前通信领域引入注目的热点之一。长期以来，GSM的接收和解调都是由专用的ASIC芯片来完成的，通过软件来实现GSM接收机的基带算法，体现了软件无线电技术的思想，选择用它们来实现的GSM接收机具有灵活、可靠、扩展性好的优点。 @@ 论文主要讨论GSM接收机同步算法与基于FPGA和DSP的GSM接收机设计， @@ 主要内容包括： @@ 通过相关理论知识的学习，设计验证了GSM基带同步算法。对FB时间同步，讨论了包络检测和FFT变换两种不同的方法；对SB时间同步，介绍实相关和复相关两种方法；对频率同步，给出了一种对FB运用相关运算来精确估计频率误差的算法。 @@ 设计了使用GSM射频收发芯片RDA6210并通过实验室的ALTERA EP3C25FPGA开发板进行控制的GSM射频端的解决方案，论文对RDA6210的性能和控制方式进行了详细的介绍，设计了芯片的控制模块，得到了下变频后的GSM基带信号。 @@ 设计了基于RF前端+FPGA的GSM接收机方案。利用ALTERA EP2S180开发平台来完成基带数据的处理。针对ALTERA EP2S180开发平台模数转换器AD9433的特点使用THS4501设计了单独的差分运算放大器模块；设计了平台的数据存储方案并将该平台得到的基带采样数据用于同步算法的仿真。 @@ 设计了基于RF前端+DSP的GSM接收机方案。利用模数转换器AD9243、FPGA芯片和TMS320C6416TDSP芯片来完成基带数据的处理。设计了McBSP+EDMA传输的数据存储方案。 @@ 给出了接收机硬件测试的结果，从多方面验证了所设计硬件平台的可靠性。 @@关键词：GSM接收机；同步；RF； FPGA；DSP；
上传时间： 2013-07-01
上传用户：sh19831212
在国家重大科学工程HIRFL-CSR的CSR控制系统中，需要高速数据获取和处理系统。该系统通常采用存储器作为数据缓冲存储。同步动态随机存储器SDRAM凭借其集成度高、功耗低、可靠性高、处理能力强等优势成为最佳选择。但是SDRAM却具有复杂的时序，为了降低成本，所以采用目前很为流行的EDA技术，选择可编程逻辑器件中广泛使用的现场可编程门阵列FPGA，使用硬件描述语言VHDL，遵循先进的自顶向下的设计思想实现对SDRAM控制器的设计。 论文引言部分简单介绍了CSR控制系统，指出论文的课题来源与实际意义。第二章首先介绍了存储器的概况与性能指标，其次较为详细介绍了动态存储器DRAM的基本时序，最后对同步动态随机存储器SDRAM进行详尽论述，包括性能、特点、结构以及最为重要的一些操作和时序。第三、四章分别论述本课题的SDRAM控制器硬件与软件设计，重点介绍了具体芯片与FPGA设计技术。第五章为该SDRAM控制器在CsR控制系统中的一个经典应用，即同步事例处理器。最后对FPGA技术进行总结与展望。 本论文完整论述了控制器的设计原理和具体实现。从测试的结果来看，本控制器无论从结构上，还是软硬件上设计均满足了工程实际要求。
上传时间： 2013-07-19
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本文对于全并行Viterbi译码器的设计及其FPGA实现方案进行了研究，并最终将用FPGA实现的译码器嵌入到某数字通信系统之中。 首先介绍了卷积码及Viterbi译码算法的基本原理，并对卷积码的纠错性能进行了理论分析。接着介绍了Viterbi译码器各个模块实现的一些经典算法，对这些算法的硬件结构设计进行优化并利用FPGA实现，而后在QuartusⅡ平台上对各模块的实现进行仿真以及在Matlab平台上对结果进行验证。最后给出Viterbi译码模块应用在实际系统上的误码率测试性能结果。 测试结果表明，系统的误码率达到了工程标准的要求，从而验证了译码器设计的可靠性，同时所设计的基于FPGA实现的全并行Viterbi译码器适用于高速数据传输的应用场合。
上传时间： 2013-07-30
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软硬件资源的不断成熟和完善，使得嵌入式系统应用得到了十分迅猛的发展。另一方面，互联网技术的发展，使得Internet逐渐深入到人们的日常生活中。嵌入式控制网络与信息网络的互联不仅拓宽了控制系统的控制范围，而且丰富了信息系统的内容。因此，嵌入式系统与Internet相结合将成为嵌入式系统和互联网络发展的重要方向。 现阶段，Internet规模的日益扩大与IPv4地址匮乏之间的矛盾越来越突出。为解决IPv4网络存在的各种问题而出现的IPv6协议具有海量的地址空间、优化的路由算法、自动化的地址配置等；同时还增加了对安全性、QoS等的良好支持。因此，Internet从IPv4过渡到IPv6是一种必然的趋势。综上，对IPv6协议进行研究并将其引入嵌入式系统，实现嵌入式设备接入网络的功能，具有较高的科研价值和现实意义。 本文在对嵌入式系统相关概念和嵌入式IPv6协议栈进行介绍的基础上，阐述了IPv6协议簇中核心协议的原理、报头结构和参数等。接着根据嵌入式TCP/IP协议栈的设计要点，提出嵌入式IPv6协议栈的总体设计，进一步对协议栈的进程模型、内存管理、平台无关性和通讯机制进行了研究。然后对协议栈的裁剪和数据包的处理流程进行分析，给出各模块的详细设计与实现，主要有IPv6模块、ICMPv6模块、邻居发现(ND)模块和UDP模块。最后将协议栈嵌入到uC/OS-II操作系统中并搭建测试环境对IPv6协议栈进行功能性测试，结果表明协议栈功能正常，可以完成基本的通讯功能。 协议栈根据嵌入式系统资源有限和应用相对单一的情况进行裁剪，采用分层结构实现；同时在实现基本功能的前提下，为功能的扩展提供了接口；另外，将协议栈与硬件、编译器和操作系统相关的代码独立开来，实现了协议栈在不同平台的良好移植。关键词：嵌入式系统，因特网，ARM，IPv6，ICMPv6，邻居发现协议
上传时间： 2013-04-24
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深入研究了我国10kV配电网特点和馈线自动化技术，设计了以基于FTU和电力线载波通信的集中式保护为主、基于FTU的重合闸保护为辅的馈线自动化方案，不论通信是否正常，都能实现线路故障区段的自动隔离和非故障区段的供电恢复，设计并制作了基于ARM的馈线自动化终端硬件，实现了FTU主要的软件功能，并对FTU所处恶劣环境中几种典型的干扰的产生机理和频谱特性进行了分析，在硬件和软件方面采取了必要的抗干扰措施来提高FTU的可靠性，最后在实验室和10kV现场进行了实验和测试，结果表明所研制的FTU达到了预期的要求。
上传时间： 2013-05-25
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随着国内工业化、数字化的迅速发展，嵌入式开发在IT行业中的重要性越来越显著。嵌入式开发领域对产品的功能性、稳定性、实时性等方面的要求也越来越高。 采用嵌入式实时操作系统作为开发平台，以高性能的嵌入式处理器为工业控制等领域的主控制器可以有效地提高系统的可靠性、实时性、和软件编程的灵活性。在嵌入式处理器方面，ARM构架已经在高性能、低功耗、低成本的嵌入式领域里占领先地位。而在嵌入式操作系统方面，适合国内发展方向的解决方案以及系统基础结构方面并不理想。首先，国外成熟的嵌入式实时操作系统大都成本高、结构复杂，不适合强实时应用；其次，因大部分实时操作系统不公开源码，使开发的产品存在安全隐患。而类似μC/OS-II的小型强实时嵌入式操作系统内核虽然具有低成本、易控制、小规模、高性能等特性，但这类系统的基础较为薄弱，面临产品化和商业化还有一定的距离。 本文针对这种情况，结合现有的操作系统内核理论及嵌入式强实时系统的特殊需求，特别是对μC/OS-Ⅱ的研究分析基础上，面向强实时应用，设计、构造了一种适合在32位ARM处理器环境下使用的内核。这样做的目的是为了提供一个基础牢固、值得信赖的基本平台。 本文研究工作主要集中在以下几个方面： 针对嵌入式环境中高效、简洁、易扩展、易剪裁的要求，对内核体系结构框架进行了设计。内核整体上采用分层结构，在各层中采用功能相对独立的模块：在最底层借鉴微核的原理，只提供最基本的功能模块。 针对系统快速和稳定的实时响应能力需求，为IRQ中断建立了统一的中断入口，采用合理的半嵌套工作方式；保留FIQ为不可屏蔽中断，在快速反应场合使用；引入中断分段处理机制解决中断和任务的ITC机制共享，需要硬保护机制相互协调所引起的硬保护机制被隐性地泛滥使用问题。 针对应用提出的系统行为的可预测性需求，在调度算法方面采用基于优先级位图的抢占阈值调度算法，提高了处理器的利用率和任务集合的可调度性，减少了内核存储开销；在共享资源访问控制方面，以优先级天花板协议为依据，使用互斥事件解决优先级反转和死锁问题的发生。 为了保障系统的强实时性能，本文还对内核的时钟管理、内存管理等方面进行了设计。最后，通过实时性能测试，结果表明该实时内核有很好的强实时特性。
上传时间： 2013-04-24
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