虫虫首页| 资源下载| 资源专辑| 精品软件
登录| 注册

波器设计

  • EDA原理及VHDL实现(何宾教授)

      第1章 数字系统EDA设计概论   第2章 可编程逻辑器件设计方法   第3章 VHDL语言基础   第4章 数字逻辑单元设计   第5章 数字系统高级设计技术(*)   第6章 基于HDL设计输入   第7章 基于原理图设计输入   第8章 设计综合和行为仿真   第9章 设计实现和时序仿真   第10章 设计下载和调试   第11章 数字时钟设计及实现(*)   第12章 通用异步接收发送器设计及实现(*)   第13章 数字电压表设计及实现(*)   第14章 软核处理器PicoBlaze原理及应用(*)   注:带*的内容可根据课时的安排选讲

    标签: VHDL EDA

    上传时间: 2014-01-08

    上传用户:kao21

  • ADS5287及其在MIMO接收机中的应用

    介绍了TI公司模数转换器ADS5287的性能特点。用ADS5287作为模数转换器设计了MIMO中频接收机电路,完成了系统的PCB设计,并使用Hyperlynx软件中的Boradsim工具对设计中重要的高速信号线做了信号完整分析。

    标签: 5287 MIMO ADS 接收机

    上传时间: 2014-01-11

    上传用户:zhoujunzhen

  • 基于RFID的防伪读写器设计

    假冒伪劣商品不仅影响了经济的发展,而且严重损害了消费者的利益。基于RFID的防伪系统受到广泛的青睐,本系统以安全加密芯片为核心微处理器,增加RFID防伪标签读写部分,并配备有很好的人机交互界面,通过短距离的USB方式以及长距离无线方式传输数据进行实时防伪判断,是一款功能多样的防伪读写设备。

    标签: RFID 防伪读写器

    上传时间: 2013-11-14

    上传用户:epson850

  • 使用VHDL进行分频器设计

    基于VHDL语言的多种分频程序

    标签: VHDL 分频器

    上传时间: 2013-11-02

    上传用户:xjz632

  • EDA原理及VHDL实现(何宾教授)

      第1章 数字系统EDA设计概论   第2章 可编程逻辑器件设计方法   第3章 VHDL语言基础   第4章 数字逻辑单元设计   第5章 数字系统高级设计技术(*)   第6章 基于HDL设计输入   第7章 基于原理图设计输入   第8章 设计综合和行为仿真   第9章 设计实现和时序仿真   第10章 设计下载和调试   第11章 数字时钟设计及实现(*)   第12章 通用异步接收发送器设计及实现(*)   第13章 数字电压表设计及实现(*)   第14章 软核处理器PicoBlaze原理及应用(*)   注:带*的内容可根据课时的安排选讲

    标签: VHDL EDA

    上传时间: 2013-11-01

    上传用户:atdawn

  • duda的模式分类作业源代码

    duda的模式分类作业源代码,第二章上机练习第2题。2类问题的分类器设计。c语言编程。

    标签: duda 模式 分类 源代码

    上传时间: 2013-12-22

    上传用户:钓鳌牧马

  • 使用hspice平台

    使用hspice平台,混频器设计源码,频域到300兆。

    标签: hspice

    上传时间: 2013-12-08

    上传用户:shizhanincc

  • 用VHDL语言编写的

    用VHDL语言编写的,利用FPGA模拟示双通道波器功能,两个通道各自输入正弦信号,合成“李萨如”图

    标签: VHDL 语言 编写

    上传时间: 2016-02-20

    上传用户:1159797854

  • 这是一个带键盘处理

    这是一个带键盘处理,定时报警的定时器设计代码。

    标签: 键盘

    上传时间: 2014-11-26

    上传用户:hj_18

  • vhdl编写

    vhdl编写,8b—10b 编解码器设计 Encoder: 8b/10b Encoder (file: 8b10b_enc.vhd) Synchronous clocked inputs (latched on each clock rising edge) 8-bit parallel unencoded data input KI input selects data or control encoding Asynchronous active high reset initializes all logic Encoded data output 10-bit parallel encoded output valid 1 clock later Decoder: 8b/10b Decoder (file: 8b10b_dec.vhd) Synchronous clocked inputs (latched on each clock rising edge) 10-bit parallel encoded data input Asynchronous active high reset initializes all logic Decoded data, disparity and KO outputs 8-bit parallel unencoded output valid 1 clock later

    标签: vhdl 编写

    上传时间: 2016-05-05

    上传用户:gundamwzc