异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
上传时间： 2013-08-08
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摸奖桶程序设计 也就是乐透彩票模拟程序\\r\\n程序为verilogHDL描述 详细请看英文描述
标签： verilogHDL 模拟 程序
上传时间： 2013-08-08
上传用户：qlpqlq
基于FPGA和PLL的函数信号发生器时钟部分的实现
上传时间： 2013-08-08
上传用户：xzt
能完全模拟DDS芯片的工作，在CPLD的输出引脚后接上相应的D/A转换芯片并接上低通滤波器，将得到非常好的正旋波
上传时间： 2013-08-09
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VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间： 2013-08-10
上传用户：zxh122
基于cyclone系列FPGA的模拟幅度调制的VHDL代码
上传时间： 2013-08-12
上传用户：hongmo
大型设计中FPGA的多时钟设计策略,希望有需要的人喜欢
上传时间： 2013-08-14
上传用户：zhichenglu
VHDL语言编写的时钟显示代码，简短而又易懂，个人觉得很不错
上传时间： 2013-08-19
上传用户：bpgfl
实现8通道模拟/数字转换和数字/模拟转换的例子,采用ISA总线控制逻辑.
上传时间： 2013-08-19
上传用户：talenthn
Proteus 是目前最好的模拟单片机外围器件的工具，真的很不错。可以仿真51 系列、AVR，PIC 等常用的MCU 及其外\\r\\n围电路（如LCD，RAM，ROM，键盘，马达，LED，AD/DA，部分SPI 器件，部分IIC 器件，...）
上传时间： 2013-08-20
上传用户：吾学吾舞
