二阶锁相环的仿真
上传时间： 2013-12-19
上传用户：zsjinju
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
上传用户：563686540
针对目前广泛对高精度频率源的需求，利用FPGA设计一种恒温晶振频率校准系统。系统以GPS接收机提供的秒脉冲信号为基准源，通过结合高精度恒温晶振短期稳定度高与GPS长期稳定特性好、跟踪保持特性强的优点，设计数字锁相环调控恒温晶振的频率。详细阐述系统的设计原理及方法，测试结果表明，恒温晶振的频率可快速被校准到10 MHz，频率偏差小于0.01 Hz，具有良好的长期稳定性，适合在多领域中作为时间频率的标准。
上传时间： 2014-08-19
上传用户：star_in_rain
低频数字式相位测量仪； 此系统由相位测量仪、数字式移相信号发生器和移相网络三部分组成。为使系统更加稳定，使系统整体精度得以保障，本电路两块T89C52为核心控制器件分别控制相位测量、数字式移相信号发生,在数字式移相信号发生部分采用了锁相技术、CPLD等技术, 使输出波形精度大大提高，并可对频率自动校验，提高频率稳定性。
上传时间： 2015-04-10
上传用户：ggwz258
通信系统中，信号捕获和同步的数字锁相环的MATLAB仿真程序
标签： 通信系统
上传时间： 2014-06-13
上传用户：叶山豪
基于单片机Aduc841的调试程序，包括锁相环PLL4153的驱动和39VF040flash芯片的驱动以及通过串口和上位机通信的代码。
上传时间： 2015-07-07
上传用户：tyler
altera公司的IP core，对于初学硬件描述语言，想要利用quartus软件自带的锁相环电路库函数实现自己想要的功能有些帮助
上传时间： 2015-08-15
上传用户：lxm
频带数字通信中，频带一阶锁相环simulink模型
上传时间： 2014-01-07
上传用户：anng
508单片机，控制si4133单片锁相环产生1222mhz的频率
上传时间： 2014-01-08
上传用户：hasan2015
508单片机，控制si4133单片锁相环产生1222mhz与1161不同时的频率
上传时间： 2013-12-30
上传用户：yt1993410
