智能秒表

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通过Verilog HDl语言设计数字秒表，设计灵活。

2024-09-15 10 智能秒表

60秒秒表设计，可暂停和分段计数等，所有功能是利用verilog HDL来描述，最后下载到CPLD/FPGA才能运行。

2017-06-08 109 智能秒表