原理
上传时间： 2014-12-23
上传用户：YKLMC
Abstract: Many industrial/scientific/medical (ISM) band radio frequency (RF) products use crystal oscillators to generate areference for the phase-locked loop (PLL)-based local oscillator (LO). This tutorial provides a basic description of theISM-RF Crystal Calculator, which can be used to calculate various impacts on crystal frequency accuracy and startupmargin for such an LO.
上传时间： 2013-11-15
上传用户：JasonC
锁相环是一种反馈系统，其中电压控制振荡器(VCO)和相位比较器相互连接，使得振荡器可以相对于参考信号维持恒定的相位角度。锁相环可用来从固定的低频信号生成稳定的输出高频信号等。
上传时间： 2013-11-22
上传用户：waixingren
介绍了MSK信号的优点，并分析了其实现原理，提出一种MSK高性能数字调制器的FPGA实现方案；采用自顶向下的设计思想，将系统分成串/并变换器、差分编码器、数控振荡器、移相器、乘法电路和加法电路等6大模块，重点论述了串/并变换、差分编码、数控振荡器的实现，用原理图输入、VHDL语言设计相结合的多种设计方法，分别实现了各模块的具体设计，并给出了其在QuartusII环境下的仿真结果。结果表明，基于FPGA的MSK调制器，设计简单，便于修改和调试，性能稳定。
上传时间： 2013-11-23
上传用户：dvfeng
采用电流模脉宽调制控制方案的电池充电芯片设计,锯齿波信号的线性度较好,当负载电路减小时,自动进入Burst Mode状态提高系统的效率。整个电路基于1.0 μm 40 V CMOS工艺设计,通过Hspice完成了整体电路前仿真验证和后仿真,仿真结果表明,振荡电路的性能较好,可广泛应用在PWM等各种电子电路中。
上传时间： 2014-12-23
上传用户：kangqiaoyibie
关于相位噪声专题的信息有很多，包括相位噪声特性1、相位噪声测量方法2以及它对系统性能的影响3。众所周知，振荡器和时钟的相位噪声已成为导致现代无线电系统性能降低的因素之一。然而，大多数传统相位噪声分析仅将重点放在单载波无线电系统中正弦波信号的降低，而相位噪声对多载波接收机、宽带系统或数字无线电的影响则很少涉及。本应用笔记将讨论一些与数据采样系统相位噪声有关的鲜为人知的问题，主要是多载波无线电、宽带信号和欠采样无线电架构等
上传时间： 2013-10-30
上传用户：asdkin
课程目标：培养学生设计与实作电子电路的基本能力。 课程内容：电子仪表的认识与使用 电晶体电路 PSPICE电路模拟软体 线性基体电路 二级体电路
上传时间： 2013-10-20
上传用户：zukfu
脉冲波形的产生和整形:介绍矩形脉冲波形的产生和整形电路。 在脉冲整形电路中。介绍了最常用的两类整形电路——施密特触发器和单稳态触发器电路。在本章的最后，讨论了广为应用的555定时器和用它构成施密特触发器、单稳态触发器和多谐振荡器的方法。 7.1单稳态触发器 单稳态触发器的工作特性具有如下的显著特点； 第一，它有稳态和暂稳态两个不同的工作状态； 第二，在外界触发脉冲作用下，能从稳态翻转到暂稳态，在暂稳态维持一段时间以后，再自动返问稳态； 第三，暂稳态维持时间的长短取决于电路本身的参数，与触发脉冲的宽度和幅度无关。 由于具备这些特点。单稳态触发器被广泛应用于脉冲整形、延时(产生滞后于触发脉冲的输出脉冲)以及定时(产生固定时间宽度的脉冲信号)等。 7.1.1脉冲波形的主要参数 获取矩形脉冲波形的途径不外乎有两种：一种是利用各种形式的多谐振荡器电路直接产生所需要的矩形脉冲，另一种则是通过各种整形电路把已有的周期性变化波形变换为符合要求的矩形脉冲。当然，在采用整形的方法获取矩形脉冲时，是以能够找到频率和幅度都符合要求的一种已有电压信号为前提的。 在同步时序电路中，作为时钟信号的矩形脉冲控制和协调着整个系统的工作。因此，时钟脉冲的特性直接关系到系统能否正常地工作。为了定量描述矩形脉冲的特性，通常给出图7-1 中所标注的几个主要参数。这些参数是： 脉冲周期 ——周期性重复的脉冲序列中，两个相邻脉冲之间的时间间隔。有时也使用频率 表示单位时间内脉冲重复的次数。
标签： 脉冲波形
上传时间： 2013-10-08
上传用户：gai928943
摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
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模拟集成电路的设计与其说是一门技术，还不如说是一门艺术。它比数字集成电路设计需要更严格的分析和更丰富的直觉。严谨坚实的理论无疑是严格分析能力的基石，而设计者的实践经验无疑是诞生丰富直觉的源泉。这也正足初学者对学习模拟集成电路设计感到困惑并难以驾驭的根本原因。.美国加州大学洛杉机分校(UCLA)Razavi教授凭借着他在美国多所著名大学执教多年的丰富教学经验和在世界知名顶级公司(AT&T，Bell Lab，HP)卓著的研究经历为我们提供了这本优秀的教材。本书自2000午出版以来得到了国内外读者的好评和青睐，被许多国际知名大学选为教科书。同时，由于原著者在世界知名顶级公司的丰富研究经历，使本书也非常适合作为CMOS模拟集成电路设计或相关领域的研究人员和工程技术人员的参考书。... 本书介绍模拟CMOS集成电路的分析与设计。从直观和严密的角度阐述了各种模拟电路的基本原理和概念，同时还阐述了在SOC中模拟电路设计遇到的新问题及电路技术的新发展。本书由浅入深，理论与实际结合，提供了大量现代工业中的设计实例。全书共18章。前10章介绍各种基本模块和运放及其频率响应和噪声。第11章至第13章介绍带隙基准、开关电容电路以及电路的非线性和失配的影响，第14、15章介绍振荡器和锁相环。第16章至18章介绍MOS器件的高阶效应及其模型、CMOS制造工艺和混合信号电路的版图与封装。 1 Introduction to Analog Design 2 Basic MOS Device Physics 3 Single-Stage Amplifiers 4 Differential Amplifiers 5 Passive and Active Current Mirrors 6 Frequency Response of Amplifiers 7 Noise 8 Feedback 9 Operational Amplifiers 10 Stability and Frequency Compensation 11 Bandgap References 12 Introduction to Switched-Capacitor Circuits 13 Nonlinearity and Mismatch 14 Oscillators 15 Phase-Locked Loops 16 Short-Channel Effects and Device Models 17 CMOS Processing Technology 18 Layout and Packaging
上传时间： 2014-12-23
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