最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使用select语句） LED七段译码 多路选择器（使用if－else语句） 双2－4译码器：74139 多路选择器（使用when－else语句） 二进制到BCD码转换 多路选择器 （使用case语句） 二进制到格雷码转换 双向总线（注2） 汉明纠错吗译码器 三态总线（注2） 汉明纠错吗编码器 解复用器
上传时间： 2015-04-11
上传用户：tianyi223
【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】 基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编码转换】、【加法器】、【编码器/译码器】、【4位乘法器】、【只读存储器】、【RSFF触发器】、【DFF触发器】、【JKFF触发器】、【计数器】、【分频器】、【寄存器】、【状态机】
上传时间： 2015-06-16
上传用户：chenxichenyue
《角度测量器》 用光电编码器测量角度，每个脉冲为0.72度。 测量范围：0.0～360.0度 为保证不错过脉冲，用timer1计数，在电平跳变中断里判断转动方向，尽量加快处理过程。 数据换算和数码管扫描显示在主循环中实现。 译码器用10米长5芯屏蔽线与数显器的两片74HC595连接。 MCU为12F629，使用内部4兆RC振荡和内部复位功能。
上传时间： 2015-06-18
上传用户：sclyutian
一个数码管显示的测试程序，内含加法器、减法器，4-7译码器，计数器等。
上传时间： 2013-11-28
上传用户：851197153
能实现功能有：显示年、月、日、星期、时、分、秒、阴历月日、温度，共21位数码管。其中星期和阴历月日能根据公历自动计算改变，到2050年之前有效。温度可以测量从-10到40℃之间的温度。还可以设定两个定时、12/24小时显示、自动亮暗切换的时间等。 电路只用了两片IC，一片M48，另外一片是74LS145，4-10译码器，来扩充端口。具体电路在下面，是PROTEUS画的，给个图片做参考
上传时间： 2013-12-19
上传用户：日光微澜
系统实验板原理图掌握七段码显示器硬件线路原理掌握用HD7279A 芯片 实现显示的编程方法 HD7279A 是一片具有串行接口的,可同时驱动8 位共阴式数码管(或64 只独立LED)的 智能显示驱动芯片该芯片同时还可连接多达64 键的键盘矩阵 HD7279A 内部含有译码器可直接接受16 进制码HD7279A 还同时具有2 种译码方 式HD7279A 还具有多种控制指令如消隐闪烁左移右移段寻址等
上传时间： 2014-01-23
上传用户：tedo811
多电平逆变器中每个功率器件承受的电压相对较低，因此可以用低耐压功率器件实现高压大容量逆变器，且采用多电平变换技术可以显著提高逆变器输出电压的质量指标。因此，随着功率器件的不断发展，采用多电平变换技术将成为实现高压大容量逆变器的重要途径和方法。本文选取其中一种极具优势的多电平拓扑结构一级联多电平变频器作为研究对象，完成了其拓扑结构、控制策略及测控系统的设计。 @@ 首先，对多电平变频器的研究意义，国内外现状进行了分析，比较了三种成熟拓扑结构的特点，得出了级联型多电平变频器的优点，从而将其作为研究对象。对比分析了四种调制策略，确定载波移相二重化的调制方法和恒压频比的控制策略，进行数学分析和理论仿真，得出了选择的正确性及可行性。并指出了级联单元个数与载波移相角的关系和调制比对输出电压的影响；完成了级联变频器数学模型的建立和死区效应的分析。 @@ 其次，完成了相关硬件的设计，包括DSP、CPLD、IPM的选型，系统电源的设计、检测(转速、电流、电压、故障)电路的设计、通信电路的设计等。用Labwindows/CVI实现了上位机界面的编写，实现了开关机、设定转速、通信配置、电压电流转速检测、电流软件滤波、谐波分析。编写了下位机DSP的串口通信、AD转换、转速检测(QEP)以及部分控制程序。 @@ 最后，在实验台上完成硬件和软件的调试，成功的实现了变频器载波移相SPWM的多电平输出，并驱动异步电机进行了空载变频试验，测控界面能准确的与下位机进行通信，快捷的给定各种控制命令，并能实时的显示变频器的输出频率、输出电压和输出电流，为实验调试增加了方便性，提高了工作效率。 @@关键词：级联多电平逆变器；载波移相；IPM；DSP；Labwindows/CVI；测控界面
上传时间： 2013-04-24
上传用户：米卡
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
在数字通信中，采用差错控制技术(纠错码)是提高信号传输可靠性的有效手段，并发挥着越来越重要的作用。纠错码主要有分组码和卷积码两种。在码率和编码器复杂程度相同的情况下，卷积码的性能优于分组码。 卷积码的译码方法主要有代数译码和概率译码。代数译码是基于码的代数结构；而概率译码不仅基于码的代数结构，还利用了信道的统计特性，能充分发挥卷积码的特点，使译码错误概率达到很小。 卷积码译码器的设计是由高性能的复杂译码器开始的，对于概率译码最初的序列译码，随着译码约束长度的增加，其译码错误概率可达到非常小。后来慢慢地向低性能的简单译码器演化，对不太长的约束长度，维特比(Viterbi)算法是非常实用的。维特比算法是一种最大似然的译码方法。当编码约束度不太大(小于等于10)或者误码率要求不太高(约10-5)时，Viterbi译码算法效率很高，速度很快，译码器也较简单。 目前，卷积码在数传系统，尤其是在卫星通信、移动通信等领域已被广泛应用。 本论文对卷积码编码和Viterbi译码的设计原理及其FPGA实现方案进行了研究。同时，将交织和解交织技术应用于编码和解码的过程中。 首先，简要介绍了卷积码的基础知识和维特比译码算法的基本原理，并对硬判决译码和软判决译码方法进行了比较。其次，讨论了交织和解交织技术及其在纠错码中的应用。然后，介绍了FPGA硬件资源和软件开发环境Quartus Ⅱ，包括数字系统的设计方法和设计规则。再有，对基于FPGA的维特比译码器各个模块和相应算法实现、优化进行了研究。最后，在Quartus Ⅱ平台上对硬判决译码和软判决译码以及有无交织等不同情况进行了仿真，并根据仿真结果分析了维特比译码器的性能。 分析结果表明，系统的误码率达到了设计要求，从而验证了译码器设计的可靠性，所设计基于FPGA的并行Viterbi译码器适用于高速数据传输的场合。
上传时间： 2013-04-24
上传用户：tedo811
卷积编码是深空通信系统和无线通信系统中常用的一种编码方式。Viterbi码算法是卷积码的一种最大似然译码算法，它按照最大似然译码准则，在网格图上找出一条最大似然路径来得到译码结果。本设计的主要内容是3比特软判决Viterbi译码器的FPGA实现，设计是采用硬件VHDL语言来完成，并在ModelSim和Quartus Ⅱ软件环境下进行编译和仿真。在论文中介绍了Viterbi译码器的各模块的各种算法，并着重介绍了本设计所采用的具体方法，通过仿真和测试，验证了设计的正确性。最后，介绍了Viterbi译码器在未来通信中的发展和应用。
上传时间： 2013-07-02
上传用户：坏天使kk
