ALLEGRO 约束规则设置步骤（以DDR 为例）
上传时间： 2013-06-28
上传用户：515414293
能够在FPGA环境下实现密码锁的设置与开锁功能，并能更改使用密码，还可以防止抖动
上传时间： 2013-08-07
上传用户：sk5201314
基于高速数字信号处理器(DSP) 和大规模现场可编程门阵列( FPGA) ,成功地研制了小型\\r\\n化、低功耗的实时视频采集、处理和显示平台. 其中的DSP 负责图像处理,其外围的全部数字逻辑功能都集成在一片FPGA 内,包括高速视频流FIFO、同步时序产生与控制、接口逻辑转换和对视频编/ 解码器进行设置的I2 C 控制核等. 通过增大FIFO 位宽、提高传输带宽,降低了占用EMIF 总线的时间 利用数字延迟锁相环逻辑,提高了显示接口时序控制精度. 系统软件由驱动层、管理层和应用层组成,使得硬件管理与
上传时间： 2013-08-08
上传用户：PresidentHuang
Altera_FPGA管脚弱上拉电阻的软件设置方法
标签： Altera_FPGA 管脚 上拉电阻 软件
上传时间： 2013-08-13
上传用户：hj_18
可以显示时、分、秒，可以设置时间，精度要求0.001s ，允许电压： 3.3V\r\n
上传时间： 2013-08-15
上传用户：xhz1993
基于CPLD的光积分时间可调线阵CCD驱动电路设计
上传时间： 2013-08-15
上传用户：lalalal
在CPLD内实现声调和时间的控制，在LATTICE的ISPLEVER6.1下编译通过。可以修改定时时间进行声调的修改
上传时间： 2013-08-17
上传用户：ysystc699
关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间
上传时间： 2013-08-31
上传用户：梧桐
采用按时间抽选的基4原位算法和坐标旋转数字式计算机（CORDIC）算法实现了一个FFT实时谱分析系统。整个设计采用流水线工作方式，保证了系统的速度，避免了瓶劲的出现；整个系统采用FPGA实现，实验表明，该系统既有DSP器件实现的灵活性又有专用FFT芯片实现的高速数据吞吐能力，可以广泛地应用于数字信号处理的各个领域。
上传时间： 2013-09-01
上传用户：731140412
ALLEGRO 约束规则设置步骤（以DDR 为例）,同样为pdf格式方便大家下载使用
上传时间： 2013-09-03
上传用户：jx_wwq
