时钟模块

DSP芯片SCI模块在电力电子控制装置中的应用

DSP芯片SCI模块在电力电子控制装置中的应用

标签： DSP SCI 芯片模块

上传时间： 2013-11-23

上传用户：crazyer
基于功耗管理的DSP处理器设计

一种具有功耗管理特性的DSP处理器的结构设计。该处理器采用4级流水线和增强型的哈佛并行系统结构及完善的时钟管理模块,提供了一种DSP处理器的集成设计。

标签： DSP 功耗管理处理器

上传时间： 2013-10-13

上传用户：星仔
基于DSP和CPLD的液晶模块的设计

本文介绍了一种基于DSP TMS320F2812和CPLD EPM7128SQC100的液晶模块的设计与实现方法。将CPLD作为DSP与液晶模块之间连接的桥梁，解决了快速处理器DSP与慢速外设液晶模块的匹配问题，给出了硬件接口电路以及相关的程序设计，并在实际应用系统中成功运行。

标签： CPLD DSP 液晶模块

上传时间： 2014-12-28

上传用户：xinhaoshan2016
FPGA用VHDL语言编写24小时时钟

简单明了的VHDL程序实现24小时计时时钟！

标签： FPGA VHDL 语言编写

上传时间： 2013-10-19

上传用户：ikemada
使用LabVIEW FPGA模块设计IP核

对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员，他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发，将使现有IP在未来应用中得到更好的复用，也可以使在不同开发人员和内部组织之间进行共享和交换的代码更好服用

标签： LabVIEW FPGA IP核模块设计

上传时间： 2013-11-20

上传用户：lnnn30
FPGA全局时钟约束(Xilinx)

FPGA全局时钟约束(Xilinx)

标签： Xilinx FPGA 全局时钟约束

上传时间： 2013-11-13

上传用户：农药锋6
基于Arria V和Cyclone V精度可调DSP模块的高性能DSP应用与实现

本文是基于Arria V和Cyclone V精度可调DSP模块的高性能DSP应用与实现（英文资料）

标签： DSP Cyclone Arria 精度可调

上传时间： 2014-12-28

上传用户：CHINA526
基于Altera 28nm FPGA的100-Gbit OTN复用转发器解决方案

　　100-Gb光传送网（OTN）复用转发器　　a. 提供连续数据范围在600 Mbps到14.1 Gbps之间的串行收发器，通过使用方便的部分重新配置功能支持多标准客户侧接口；　　b. 44个独立发送时钟域，提高了时钟灵活性；　　c. 收发器集成电信号散射补偿（EDC）功能，可直接驱动光模块（SFP+、SFP、QSFP、CFP）；　　d. 支持下一代光接口的28-Gbps收发器；　　e. 替代外部压控晶体振荡器（VCXO）的高级fPLL。

标签： Altera FPGA Gbit 100

上传时间： 2013-11-19

上传用户：zhyiroy
Verilog_HDL的故事之模块的沟通

Verilog_HDL的故事4_之_模块的沟通

标签： Verilog_HDL 模块沟通

上传时间： 2013-12-23

上传用户：13686209316
WP370 -采用智能时钟门控技术降低动态开关功耗

　　赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。

标签： 370 WP 智能时钟动态

上传时间： 2013-11-16

上传用户：eastimage