时钟产生
共 84 篇文章
时钟产生 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 84 篇文章，持续更新中。
MT-013 评估高速DAC性能
ADC需要FFT处理器来评估频谱纯度，DAC则不同，利用传统的模拟频谱分析仪就能直接 研究它所产生的模拟输出。DAC评估的挑战在于要产生从单音正弦波到复杂宽带CDMA信 号的各种数字输入。数字正弦波可以利用直接数字频率合成技术来产生，但更复杂的数字 信号则需要利用更精密、更昂贵的字发生器来产生。 评估高速DAC时，最重要的交流性能指标包括：建立时间、毛刺脉冲面积、失真、无杂散 动态范围(SFDR)
数字容性隔离器的磁场抗扰度
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数字容性隔离器的应用环境通常包括一些大型电动马达、发电机以及其他产生强电磁场的设备。暴露在这些磁场中，可引起潜在的数据损坏问题，因为电势（EMF，即这些磁场形成的电压）会干扰数据信号传输。由于存在这种潜在威胁，因此许多数字隔离器用户都要求隔离器具备高磁场抗扰度 (MFI)。许多数字隔离器技术都声称具有高 MFI，但容性隔离器却因其设计和内部结构拥有几乎无穷大的MFI。本文将对其设计进
高速数据转换器评估平台(HSDCEP)用户指南评估
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高速数据转换器评估平台(HSDCEP)是基于PC的平台，提供评估Maxim RF数/模转换器(RF-DAC，支持更新速率≥ 1.5Gsps)和Maxim数字上变频器(DUC)的齐全工具。HSDCEP可以在每对数据引脚产生速率高达1.25Gbps的测试码型，支持多达4条并行16位LVDS总线。通过USB 2.0端口将最长64兆字(Mw)、每字16位宽的数据码型装载至HSDCEP存
在AD9980上实现自动失调功能
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AD9980集成自动失调功能。自动失调功能通过计算所需的失调设置来工作，从而在箝位期间产生给定的输出代码。当自动失调使能时(寄存器0x1B:5 = 1)，寄存器0x0B至0x10的设置由自动失调电路用作期望的箝位代码(或目标代码)，而非失调值。电路会在箝位后(但仍在后沿箝位期间)对比输出代码和目标代码，然后上调或下调失调以进行补偿。在自动失调模式下，目标代码为11位二进制补码字，并将
在AD9880上实现自动失调功能
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AD9880集成自动失调功能。动失调功能通过监控各ADC在箝位期间的输出并计算所需的失调设置来工作，从而产生给定的输出代码。当自动失调功能使能时(寄存器0x1C:7= 1)，“目标代码”寄存器(0x09、0x0B、0x0D)中的设置由自动失调电路用作期望的箝位代码。电路会在箝位后(但仍在“后肩”期间)对比输出代码和目标代码，然后上调或下
时钟应用中的直接数字频率合成器
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直接数字式频率合成器（DDS）—DDS同DSP（数字信号处理）一样，也是一项关键的数字化技术。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点。</p>
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<img alt="" src="http://dl.eeworm.com/ele/img/319641-120201161439457.jpg" style="width: 448p
CoolMOS导通电阻分析及与VDMOS的比较
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为了克服传统功率MOS 导通电阻与击穿电压之间的矛盾,提出了一种新的理想器件结构,称为超级结器件或Cool2MOS ,CoolMOS 由一系列的P 型和N 型半导体薄层交替排列组成。在截止态时,由于p 型和n 型层中的耗尽区电场产生相互补偿效应,使p 型和n 型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降。导通时,这种高浓度的掺杂使器件的导通电阻明显降低。由于CoolMOS
一种X波段频率合成器的设计方案
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在非相参雷达测试系统中，频率合成技术是其中的关键技术.针对雷达测试系统的要求，介绍了一种用DDS激励PLL的X波段频率合成器的设计方案。文中给出了主要的硬件选择及具体电路设计，通过对该频率合成器的相位噪声和捕获时间的分析，及对样机性能的测试，结果表明该X波段频率合成器带宽为800 MHz、输出相位噪声优于-80 dBc/Hz@10 kHz、频率分辨率达0.1 MHz， 可满足雷达测试
了解ADF7021的AFC环路并为实现最小前同步码长度而进行优化
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无线电通信网络中的远程收发器使用自己的独立时钟源。因此，这些收发器容易产生频率误差。当发射机启动通信链路时，关联的接收机需要在数据包的前同步码阶段校正这些误差，以确保正确的解调<br />
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数字预失真系统反馈通道增益平坦度的补偿
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; font-size: 11.818181991577148px; line-height: 21px; ">针对数字预失真系统对反馈链路平坦度的要求，提出一种在不断开模拟链路的前提下，采用单音测量WCDMA&LTE混模基站射频拉远单元反馈链路的增益平坦
基于MPC92433的高频时钟电路的设计
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; font-size: 11.818181991577148px; line-height: 21px; ">提出一种高频时钟电路的设计方案。利用一款先进的可编程时钟合成器MPC92433，基于FPGA的控制，实现4对LVDS信号输出。系统经过测试，输出时钟信号
MSP430模数转换模块--ADC12
MSP430的各种调好的模块，串口，模数转换，时钟，定时器、低功耗、看门狗、PWM等
IBIS模型第3部分-利用IBIS模型研究信号完整性问题
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本文是关于在印刷电路板 (PCB) 开发阶段使用数字输入/输出缓冲信息规范(IBIS) 模拟模型的系列文章之第 3 部分（共三部分）。“第 1 部分”讨论了 IBIS仿真模型的基本组成，以及它们在 SPICE 环境中产生的过程1。“第 2 部分”讨论了 IBIS 模型有效性验证。2 在设计阶段，我们会碰到许多信号完整性问题，而 IBIS
定时器芯片555,556,7555,7556之关的联系与区别
555 定时器是一种模拟和数字功能相结合的中规模集成器件。一般用双极性工艺制作的称为 555，用 CMOS 工艺制作的称为 7555，除单定时器外，还有对应的双定时器 556/7556。555 定时器的电源电压范围宽，可在 4.5V~16V 工作，7555 可在 3~18V 工作，输出驱动电流约为 200mA，因而其输出可与 TTL、CMOS 或者模拟电路电平兼容。 555 定时器成本低，性能可靠
BUCK变换中的尖峰问题
BucK变换器在开关转换瞬间．由于线路<BR>上存在感抗，会在主功率管和二极管上产生电<BR>压尖峰，使之承受较大的电压应力和电流冲击，<BR>从而导致器件热损坏及电击穿 因此，为避免<BR>此现象，有必要对电压尖峰的原因进行分析研<BR>究，找出有效的解决办法。
同步RS触发器工作特性的Multisim仿真
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; font-size: 11.818181991577148px; line-height: 21px;">给出了具有置0、置1功能及不确定输出状态的同步RS触发器的Multisim仿真方法，即用字组产生器产生所需的各类输入信号，用四踪示波器同步显示输入信号及状
实现UXGA解决方案的双通道AD9981设计准则
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借助AD9981，利用一种双芯片“乒乓”配置可以实现超过110 MHz的像素时钟速率。双芯片解决方案与交替像素采样解决方案的不同之处在于，前者可以维持全速刷新率。双通道AD9981设计有多种实现方式。本应用笔记旨在让用户了解在实现这种配置时需要考虑的因素。相关变量包括布局和路由限制、时钟选择、图形控制要求和最高速率要求等。<br />
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电子设计大赛：波形合成与分解（包含所有电路图讲解、程序代码）（853594759）
全国大学生电子设计（课题：波形的合成与分解） 1 任务 设计制作一个具有产生多个不同频率的正弦信号，并将这些信号再合成为近似方波和三角波功能的电路。系统示意图如图1所示： 2要求 2.1 方波振荡器的信号经分频与滤波处理，同时产生频率为1kHz和3kHz与5kHz的正弦波信号，这三种信号应具有确定的相位关系；产生的信号波形无明显失真；幅度峰峰值分别为6V与2V和1.2V； 2.2制作一个由移相器和
时钟切换电路英文资料.
With more and more multi-frequency clocks being used in today's chips, especially in the communications field, it is often necessary to switch the source of a clock line while the chip is running.
基于帧间差分与模板匹配相结合的运动目标检测
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; line-height: 21px; ">基于图形处理器单元（GPU）提出了一种帧间差分与模板匹配相结合的运动目标检测算法。在CUDA-SIFT（基于统一计算设备架构的尺度不变特征变换）算法提取图像匹配特征点的基础上，优化随机采样一致性算法（RANSAC）剔除