为了在CDMA系统中更好地应用QDPSK数字调制方式，在分析四相相对移相（QDPSK)信号调制解调原理的基础上，设计了一种QDPSK调制解调电路，它包括串并转换、差分编码、四相载波产生和选相、相干解调、差分译码和并串转换电路。在MAX+PLUSⅡ软件平台上，进行了编译和波形仿真。综合后下载到复杂可编程逻辑器件EPM7128SLC84-15中，测试结果表明，调制电路能正确选相，解调电路输出数据与QDPSK调制输入数据完全一致，达到了预期的设计要求。 Abstract: In order to realize the better application of digital modulation mode QDPSK in the CDMA system， a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase，and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.
上传时间： 2014-01-13
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
上传用户：maqianfeng
为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题，设计并实现了一种基于FPGA 的高速数据传输系统，本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号，稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHDL 语言设计实现，大大降低了系统互联的复杂度和成本，提高了系统集成度和稳定性。
上传时间： 2013-10-30
上传用户：zhishenglu
在节点现有功能基础上进行外围电路功能扩展是传感器网络应用开发中的常见问题之一。本文以JN5139系列节点为基础，用测量范围较大的高温采集电路，替换了原有的常温传感器；配备了蓄电池电压检测电路，使得监测中心能及时了解节点能量供应情况；通过纽扣电池为节点时钟芯片提供电源，保证节点时钟计时准确性；采用GPRS开关控制电路，降低了汇聚节点能量损耗；设计的看门狗控制电路，提高了节点工作的可靠性和稳定性。
上传时间： 2013-10-27
上传用户：qiulin1010
给出了电路的结构组成,根据KAI-02150的驱动和输出参数要求设计了各个模块的具体电路。通过SPI接口对AD9920A的寄存器进行配置,可以满足多种工作模式切换的需要。与传统的CCD模拟前端采集方案相比,文中的设计更加灵活简单、稳定可靠。测试表明,设计的输出驱动时钟满足KAI-02150的输入要求,可以驱动CCD输出模拟信号,并完成相关双采样和A/D转换得到数字视频信号。
上传时间： 2014-12-29
上传用户：woshini123456
设计了一种片上系统（SoC）复位电路。该电路能对外部输入信号进行同步化处理以抑制亚稳态，采用多级D触发器进行滤波提升抗干扰能力，并且控制产生系统所需的复位时序以满足软硬件协同设计需求。同时，完成了可测性设计（DFT）。基于Xilinx spartan-6 FPGA进行了验证。结果表明该电路可以抑制90 ?滋s以下的外部干扰信号，并能正确产生系统所需的复位信号。
上传时间： 2014-12-29
上传用户：guojin_0704
用二端口S-参数来表征差分电路的特性■ Sam Belkin差分电路结构因其更好的增益，二阶线性度，突出的抗杂散响应以及抗躁声性能而越来越多地被人们采用。这种电路结构通常需要一个与单端电路相连接的界面，而这个界面常常是采用“巴伦”器件（Balun），这种巴伦器件提供了平衡结构-到-不平衡结构的转换功能。要通过直接测量的方式来表征平衡电路特性的话，通常需要使用昂贵的四端口矢量网络分析仪。射频应用工程师还需要确定幅值和相位的不平衡是如何影响差分电路性能的。遗憾的是，在射频技术文献中，很难找到一种能表征电路特性以及衡量不平衡结构所产生影响的好的评估方法。这篇文章的目的就是要帮助射频应用工程师们通过使用常规的单端二端口矢量网络分析仪来准确可靠地解决作为他们日常工作的差分电路特性的测量问题。本文介绍了一些用来表征差分电路特性的实用和有效的方法， 特别是差分电压，共模抑制（CMRR），插入损耗以及基于二端口S-参数的差分阻抗。差分和共模信号在差分电路中有两种主要的信号类型：差分模式或差分电压Vdiff 和共模电压Vcm（见图2）。它们各自的定义如下[1]：• 差分信号是施加在平衡的3 端子系统中未接地的两个端子之上的• 共模信号是相等地施加在平衡放大器或其它差分器件的未接地的端子之上。
上传时间： 2013-10-14
上传用户：叶山豪
为了在CDMA系统中更好地应用QDPSK数字调制方式，在分析四相相对移相（QDPSK)信号调制解调原理的基础上，设计了一种QDPSK调制解调电路，它包括串并转换、差分编码、四相载波产生和选相、相干解调、差分译码和并串转换电路。在MAX+PLUSⅡ软件平台上，进行了编译和波形仿真。综合后下载到复杂可编程逻辑器件EPM7128SLC84-15中，测试结果表明，调制电路能正确选相，解调电路输出数据与QDPSK调制输入数据完全一致，达到了预期的设计要求。 Abstract: In order to realize the better application of digital modulation mode QDPSK in the CDMA system， a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase，and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.
上传时间： 2013-10-28
上传用户：jyycc
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
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为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题，设计并实现了一种基于FPGA 的高速数据传输系统，本系统借助Altera Cyclone III FPGA 的LVDS I/O 通道产生LVDS 信号，稳定地完成了数据的高速、远距离传输。系统所需的8B/10B 编解码、数据时钟恢复(CDR)、串/并行转换电路、误码率计算模块均在FPGA 内利用VHDL 语言设计实现，大大降低了系统互联的复杂度和成本，提高了系统集成度和稳定性。
上传时间： 2013-11-25
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