在卫星的地面测试中，地面模拟系统发送遥控遥测信号并接收卫星的返回信号，将其下变频到中频进行解调，从而获取卫星工作状态和运行环境，模拟其在轨运行工作情况。针对目前采用有源相控阵天线技术的卫星地面测试，本文设计实现了一种DBF体制的地面模拟系统接收机，该接收机采用超外差式二次变频设计，具有高增益、低噪声系数、低群时延波动、良好的通道间幅相一致性和稳定性，同时集成度高，体积小，可制造性强，能够充分的满足采用有源相控阵技术的卫星地面测试要求。
上传时间： 2013-11-11
上传用户：我累个乖乖
容迟/容延网络（Delay Tolerant Network/DTN）泛指由于节点移动、能量管理、调度等原因而出现频繁中断、甚至长时间处于中断状态的一类网络。针对DTN具有的时延高、割裂频繁、节点能量受限、以及节点移动性等特点，通过对DTN中基于复制策略的单播路由策略进行分类和比较，提出了如何优化DTN单播路由算法、提高网络传输率的建议。
上传时间： 2013-11-24
上传用户：xiaojie
设计了基于麦克风阵列和时延估计算法的声音定位系统#硬件采用多通道同步模数转换器和数字信号处理器实现
上传时间： 2013-10-28
上传用户：dalidala
在建立机动通信网络模型的基础上，分析了复杂电磁对抗环境的基本构成，探讨了敌方可能的基于重要性指标的攻击目标选择策略，建立了电子对抗条件下模拟环境模型。再结合节点连通性、信道带宽、信道丢失率和平均时延等多项指标，建立了复杂电磁环境下机动通信网络抗毁性评估模型，并完成了抗毁性评估计算及仿真分析。
上传时间： 2014-12-30
上传用户：weareno2
ZigBee技术是一种应用于短距离范围内，低传输数据速率下的各种电子设备之间的无线通信技术。ZigBee名字来源于蜂群使用的赖以生存和发展的通信方式，蜜蜂通过跳ZigZag形状的舞蹈来通知发现的新食物源的位置、距离和方向等信息，以此作为新一代无线通讯技术的名称。ZigBee过去又称为“HomeRF Lite”、“RF-EasyLink”或“FireFly”无线电技术，目前统一称为ZigBee技术。 2、ZigBee技术的特点 自从马可尼发明无线电以来，无线通信技术一直向着不断提高数据速率和传输距离的方向发展。例如：广域网范围内的第三代移动通信网络（3G）目的在于提供多媒体无线服务，局域网范围内的标准从IEEE802.11的1Mbit/s到IEEE802.11g的54Mbit/s的数据速率。而当前得到广泛研究的ZigBee技术则致力于提供一种廉价的固定、便携或者移动设备使用的极低复杂度、成本和功耗的低速率无线通信技术。这种无线通信技术具有如下特点： 功耗低：工作模式情况下，ZigBee技术传输速率低，传输数据量很小，因此信号的收发时间很短，其次在非工作模式时，ZigBee节点处于休眠模式。设备搜索时延一般为30ms，休眠激活时延为15ms，活动设备信道接入时延为15ms。由于工作时间较短、收发信息功耗较低且采用了休眠模式，使得ZigBee节点非常省电，ZigBee节点的电池工作时间可以长达6个月到2年左右。同时，由于电池时间取决于很多因素，例如：电池种类、容量和应用场合，ZigBee技术在协议上对电池使用也作了优化。对于典型应用，碱性电池可以使用数年，对于某些工作时间和总时间（工作时间+休眠时间）之比小于1%的情况，电池的寿命甚至可以超过10年。 数据传输可靠：ZigBee的媒体接入控制层（MAC层）采用talk-when-ready的碰撞避免机制。在这种完全确认的数据传输机制下，当有数据传送需求时则立刻传送，发送的每个数据包都必须等待接收方的确认信息，并进行确认信息回复，若没有得到确认信息的回复就表示发生了碰撞，将再传一次，采用这种方法可以提高系统信息传输的可靠性。同时为需要固定带宽的通信业务预留了专用时隙，避免了发送数据时的竞争和冲突。同时ZigBee针对时延敏感的应用做了优化，通信时延和休眠状态激活的时延都非常短。 网络容量大：ZigBee低速率、低功耗和短距离传输的特点使它非常适宜支持简单器件。ZigBee定义了两种器件：全功能器件（FFD）和简化功能器件（RFD）。对全功能器件，要求它支持所有的49个基本参数。而对简化功能器件，在最小配置时只要求它支持38个基本参数。一个全功能器件可以与简化功能器件和其他全功能器件通话，可以按3种方式工作，分别为：个域网协调器、协调器或器件。而简化功能器件只能与全功能器件通话，仅用于非常简单的应用。一个ZigBee的网络最多包括有255个ZigBee网路节点，其中一个是主控（Master）设备，其余则是从属（Slave）设备。若是通过网络协调器（Network Coordinator），整个网络最多可以支持超过64000个ZigBee网路节点，再加上各个Network Coordinator可互相连接，整个ZigBee网络节点的数目将十分可观。 兼容性：ZigBee技术与现有的控制网络标准无缝集成。通过网络协调器（Coordinator）自动建立网络，采用载波侦听/冲突检测（CSMA-CA）方式进行信道接入。为了可靠传递，还提供全握手协议。
标签： zigbee
上传时间： 2013-11-24
上传用户：siguazgb
Xilinx UltraScale™ 架构针对要求最严苛的应用，提供了前所未有的ASIC级的系统级集成和容量。 UltraScale架构是业界首次在All Programmable架构中应用最先进的ASIC架构优化。该架构能从20nm平面FET结构扩展至16nm鳍式FET晶体管技术甚至更高的技术，同 时还能从单芯片扩展到3D IC。借助Xilinx Vivado®设计套件的分析型协同优化，UltraScale架构可以提供海量数据的路由功能，同时还能智能地解决先进工艺节点上的头号系统性能瓶颈。 这种协同设计可以在不降低性能的前提下达到实现超过90%的利用率。 UltraScale架构的突破包括： • 几乎可以在晶片的任何位置战略性地布置类似于ASIC的系统时钟，从而将时钟歪斜降低达50% • 系统架构中有大量并行总线，无需再使用会造成时延的流水线，从而可提高系统速度和容量 • 甚至在要求资源利用率达到90%及以上的系统中，也能消除潜在的时序收敛问题和互连瓶颈 • 可凭借3D IC集成能力构建更大型器件，并在工艺技术方面领先当前行业标准整整一代 • 能在更低的系统功耗预算范围内显著提高系统性能，包括多Gb串行收发器、I/O以及存储器带宽 • 显著增强DSP与包处理性能 赛灵思UltraScale架构为超大容量解决方案设计人员开启了一个全新的领域。
标签： UltraScale Xilinx 架构
上传时间： 2013-12-23
上传用户：小儒尼尼奥
介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-12-13
上传用户：yzhl1988
针对固定码长Turbo码适应性差的缺点，以LTE为应用背景，提出了一种帧长可配置的Turbo编译码器的FPGA实现方案。该设计可以依据具体的信道环境和速率要求调节信息帧长，平衡译码性能和系统时延。方案采用“自顶向下”的设计思想和“自底而上”的实现方法，对 Turbo编译码系统模块化设计后优化统一，经时序仿真验证后下载配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。测试结果表明，系统运行稳健可靠，并具有良好的移植性；集成化一体设计，为LTE标准下Turbo码 ASIC的开发提供了参考。
上传时间： 2013-10-08
上传用户：回电话#
目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
上传用户：563686540
通用阵列逻辑GAL实现基本门电路的设计 一、实验目的 1.了解GAL22V10的结构及其应用； 2.掌握GAL器件的设计原则和一般格式； 3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计； 4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。 二、实验原理 1. 通用阵列逻辑GAL22V10 通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。 ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。 另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。在系统编程电源为+5V，无需外接编程高压。每片ispGAL22V10可以保证一万次在系统编程。 ispGAL22V10的内部结构图如图1-3所示。 2.编译、下载源文件 用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。通过相应的软件及编程电缆再将JED数据文件写入到GAL芯片，这样GAL芯片就具有用户所需要的逻辑功能。 3.工具软件ispLEVER简介 ispLEVER 是Lattice 公司新推出的一套EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图文件。软件中的Constraints Editor工具允许经由一个图形用户接口选择I/O设置和引脚分配。软件包含Synolicity公司的“Synplify”综合工具和Lattice的ispVM器件编程工具，ispLEVER软件提供给开发者一个简单而有力的工具。
上传时间： 2013-11-17
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