赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2013-11-16
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芯片综合的过程：芯片的规格说明，芯片设计的划分，预布局，RTL 逻辑单元的综合，各逻辑单元的集成，测试，布局规划，布局布线，最终验证等步骤。设计流程与思想概述：一个设计从市场需求到实际应用需要运用工程的概念和方法加以实现，这需要工程人员遵循一定的规则按一定的设计步骤进行操作。
标签： 逻辑
上传时间： 2013-11-24
上传用户：wangyi39
FPGA 设计不再像过去一样只是作为“胶连逻辑 (Gluelogic)”了，由于其复杂度逐年增加，通常还会集成极富挑战性的 IP 核，如 PCI Express® 核等。新型设计中的复杂模块即便不作任何改变也会在满足 QoR(qualityof-result) 要求方面遇到一些困难。保留这些模块的时序非常耗时，既让人感到头疼，往往还徒劳无功。设计保存流程可以帮助客户解决这一难题，既可以让他们满足设计中关键模块的时序要求，又能在今后重用实现的结果，从而显著减少时序收敛过程中的运行次数。
上传时间： 2013-11-04
上传用户：hui626493
FSM 分两大类：米里型和摩尔型。 组成要素有输入(包括复位)，状态(包括当前状态的操作)，状态转移条件，状态的输出条件。 设计FSM 的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块(process、block)中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中(在Verilog 代码中，相当于使用两个“always” block)。其中较好的方式是后者。其原因 如下： 首先FSM 和其他设计一样，最好使用同步时序方式设计，好处不再累述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块(process，block) 中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。显式的 FSM 描述方法可以描述任意的FSM(参考Verilog 第四版)P181 有限状态机的说明。两个 always 模块。其中一个是时序模块，一个为组合逻辑。时序模块设计与书上完全一致，表示状态转移，可分为同步与异步复位。
标签： 状态
上传时间： 2013-10-23
上传用户：yupw24
SPI时序教程
上传时间： 2014-12-20
上传用户：inwins
详细介绍逻辑电平的标准以及相互之间的连接
标签： 逻辑电平标准
上传时间： 2013-11-20
上传用户：fanxiaoqie
通过研究在建设运营数据网过程中，利用BGP Community属性结合条件路由过滤技术实现路由控制的过程，提出了在复杂网络环境以及其它可用技术受限制的条件下实现MPLS VPN逻辑网络结构的一种新方法，该方案的实施，使得专用网具有更高的安全性和可扩展性。
上传时间： 2013-11-23
上传用户：农药锋6
介绍DDR2的时序计算，如建立时间，保持时间等。
上传时间： 2013-12-26
上传用户：kytqcool
9.16 SIMATIC 逻辑堆栈指令栈装载与 (ALD)ALD 指令对堆栈中的第一层和第二层的值进行逻辑与操作结果放入栈顶执行完 ALD 指令后堆栈深度减 1操作数 无栈装载或 (OLD)OLD 指令对堆栈中的第一层和第二层的值进行逻辑或操作结果放入栈顶执行完 OLD 指令后堆栈深度减 1操作数 无逻辑推入栈LPS 指令复制栈顶的值并将这个值推入栈栈底的值被推出并丢失操作数 无
上传时间： 2014-01-19
上传用户：Maple
ALTERA公司：用ModelSimSE进行功能仿真和时序仿真的方法(ALTERA篇)之学习笔记
标签： ModelSimSE 时序仿真
上传时间： 2013-11-08
上传用户：qingdou
