目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2013-11-20
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这是一本电子书，是关于“时序电路逻辑设计与特殊组合”的，望对大家有所帮助！
标签： 电子书
上传时间： 2014-02-15
上传用户：fxf126@126.com
一些简单的VHDL实例，主要是介绍一些基本逻辑们及一些组合、时序电路的例子，供大家参考
标签： VHDL
上传时间： 2015-12-08
上传用户：caiiicc
数字存储器和混合信号超大规模集成电路 本书系统地介绍了数字、存储器和混合信号VLSI系统的测试和可测试性设计。该书是根据作者多年的科研成果和教学实践，结合国际上关注的最新研究热点并参考大量的文献撰写的。全书共分三个部分。第一部分是测试基础，介绍了测试基本概念、测试设备、测试经济学和故障模型。第二部分是测试方法，详细论述了组合和时序电路的测试生成、存储器测试、基于DSP和基于模块的模拟与混合信号测试、延迟测试和IDDQ测试等。第三部分是可测试性设计，包括扫描设计、BIST、边界扫描测试、模拟测试总线标准和基于IP芯核的SOC（System on a chip）测试。
上传时间： 2013-11-26
上传用户：hullow
本文介绍了VHDL硬件描述语言基础，包括： 1.简介 2.基本结构 3.基本数据类型 4.设计组合电路 5.设计时序电路 6.设计状态机 7.大规模电路的层次化设计 8.Function and Procedure
上传时间： 2013-12-16
上传用户：541657925
上传本数电教程，全书包括六章，分别有绪论、数制码、数字电路、组合电路、时序电路、存储器。希望给大家帮助
上传时间： 2016-10-26
上传用户：chenlong
100个VHDL例子，包括各种逻辑门、组合逻辑电路及时序电路
上传时间： 2016-11-24
上传用户：sqq
数字系统设计基础教程 本书将数字系统作为一个整体的系统，并按层次结构对数字系统进行划分和论述。论题涉及了数字系统技术的各个方面，如：数制、编码、布尔代数、逻辑门、组合逻辑设计、时序电路、VHDL基本概念、VLSI设计基本概念、CMOS逻辑电路和硅芯片、存储器部件、计算机原理和计算机体系结构基础知识等等。本书将传统的数字电路知识和现代技术相结合，适于大专院校相关专业的学生作教科书之用。
上传时间： 2013-12-26
上传用户：agent
此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.
标签： 数字
上传时间： 2014-02-25
上传用户：frank1234
移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制，显示在数码管LED8 上 D[7..0]是移位数据输入，由键2 和1 控制，显示在数码管2 和1 上 QB[7..0]是移位数据输出，显示在数码管6 和5 上:cn 是移位数据输出进位，显示在数码管7 上。
上传时间： 2014-01-16
上传用户：wys0120
