时序收敛

时序收敛(英语:Timingclosure)是现场可编程逻辑门阵列、专用集成电路等集成电路设计过程中,调整、修改设计,从而使得所设计的电路满足时序要求的过程。

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采用MSP430F1232单片机制作的双电源供电低功耗实时时钟模块,主机断电后可在后备电源支持下自动进入低功耗运行。采用4线SPI方式与主机通讯,同一主机可分时对多个时钟模块同步授时,使多个时钟模块的时间和秒脉冲相位一致。

2023-04-11 5 时序收敛