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同步FIFO的verilog编码 同步FIFO的verilog编码
通过时域转换为频域,在频域中截取低频部分,去掉高频部分将结果再转换到时域以实现低通滤波的功能。
时域和频域中的滤波时域和频域中的滤波时域和频域中的滤波时域和频域中的滤波
运用matlab来进行最大似然方法实现符号定时同步和载波同步仿真。
设计含异步清零和同步时钟使能的加法计数器
带有异步复位和同步时钟的十进制加法计数器
同步FIFO功能,verilog语言描述,通过了modelsim 6.0 仿真,Quartue综合
ActiveSync数据同步,包括Server端和Client端。这个主要用在手机和PC的数据同步
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