本科毕业论文调研报告，关于无线自组网的路由协议性能分析。
上传时间： 2017-05-24
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介绍Contiki物联网操作系统，以及6Lowpan无线自组网协议
上传时间： 2015-06-30
上传用户：ys0635
前几天AUGTEK 发表了《LoRa 技术， 你来问， 我来答》上下两部分，考虑到这一部分内容是对《LoRa 科普》很好的补充，故整合发布。感兴趣的盆友可以多关注菜单栏，如果有新的LoRa 技术提问，小编会及时整合更新。鉴于LoRaWAN Server 是LoRaWAN 网络框架中是比较重要的一环，且目前全球仅有少数几家产商能够提供，小编将在下篇新文章中为大家重点介绍。1. 什么是LoRa？LoRa 是低功耗广域网通信技术中的一种，是Semtech 公司采用和推广的一种基于扩频技术的超远距离无线传输技术， 是Semtech 射频部分产生的一种独特的调制格式。LoRa 射频部分的核心芯片是SX1276 和SX1278。这类芯片集成规模小、效率高， 为LoRa 无线模块带来高接收灵敏度。而网关芯片则采用的是集成度更高、信道数更多的SX1301。用SX1301 作为核心开发出的LoRa 网关，可以与许许多多的LoRa 模块构成多节点的复杂的物联网自组网。2. LoRa是扩频技术吗？ LoRa 是一种扩频技术，但它不是直接序列扩频。直接序列扩频通过调制载波芯片来传输更多的频谱，从而提高编码增益。而LoRa 调制与多状态FSK 调制类似，使用未调制载波来进行线性调频，使能量分散到更广泛的频段。3. LoRa 是Mesh 网络、点对点传输还是星形网络？ LoRa调制技术本身是一个物理层（ PHY layer ）协议，能被用在几乎所有的网络技术中。Mesh 网络虽然扩展了网络覆盖的范围，但是却牺牲了网络容量、同步开销、电池使用寿命。随着LoRa 技术链路预算和覆盖距离的同时提升， Mesh 网络已不再适合，故采用星形的组网方式来优化网络结构、延长电池寿命、简化安装。LoRa 网关和模块间以星形网方式组网，而LoRa 模块间理论上可以以点对点轮询的方式组网，当然点对点轮询效率要远远低于星形网
标签： lora
上传时间： 2022-06-19
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本书着眼于无线通信安全领域，以无线通信距离由近及远的顺序，讨论各种无线通信系统的安全问题。协议分析结合攻防实例，深入介绍安全攻防技术。案例题材囊括物联网、车联网、移动通信、卫星导航及相关的软硬件安全。本书共分 9 章，其中第 1 章介绍作者在无线安全攻防领域多年来的思路、理念及对该领域未来的展望；第 2~8 章分别介绍各种无线通信系统的安全攻防（RFID、无线遥控、ADS-B、BLE、ZigBee、移动通信、卫星通信等）及实例测试；第9 章介绍无线安全研究的重要手段，软件无线电工具GNU Radio和相关硬件的详细使用。希望本书可以为对无线通信安全感兴趣的同学、从业者、产品研发人员提供有价值的安全参考。
标签： 无线电
上传时间： 2022-07-11
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ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
上传用户：myworkpost
特点： 精确度0.1%满刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT类比输出功能 输入与输出绝缘耐压2仟伏特/1分钟(input/output/power) 宽范围交直流兩用電源設計 尺寸小,穩定性高
上传时间： 2014-12-23
上传用户：ydd3625
特点(FEATURES) 精确度0.1%满刻度 (Accuracy 0.1%F.S.) 可作各式数学演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A| (Math functioA+B/A-B/AxB/A/B/A&B(Hi&Lo)/|A|/etc.....) 16 BIT 类比输出功能(16 bit DAC isolating analog output function) 输入/输出1/输出2绝缘耐压2仟伏特/1分钟(Dielectric strength 2KVac/1min. (input/output1/output2/power)) 宽范围交直流两用电源设计(Wide input range for auxiliary power) 尺寸小,稳定性高(Dimension small and High stability)
上传时间： 2013-11-24
上传用户：541657925
a_bit equ 20h ;个位数存放处 b_bit equ 21h ;十位数存放处 temp equ 22h ;计数器寄存器 star: mov temp,#0 ;初始化计数器 stlop: acall display inc temp mov a,temp cjne a,#100,next ;=100重来 mov temp,#0 next: ljmp stlop ;显示子程序 display: mov a,temp ;将temp中的十六进制数转换成10进制 mov b,#10 ;10进制/10=10进制 div ab mov b_bit,a ;十位在a mov a_bit,b ;个位在b mov dptr,#numtab ;指定查表启始地址 mov r0,#4 dpl1: mov r1,#250 ;显示1000次 dplop: mov a,a_bit ;取个位数 MOVC A,@A+DPTR ;查个位数的7段代码 mov p0,a ;送出个位的7段代码
上传时间： 2013-11-06
上传用户：lx9076
文章分析了Ad Hoc网络的特征以及路由设计协议所面临的问题与挑战，综述了Ad Hoc网络的传统路由协议，针对理想自组网路由协议应满足的7个方面，着重对适用于不同业务需求和网络需求的路由协议进行了介绍，为Ad Hoc网络路由协议的进一步研究提供了参考。
上传时间： 2013-10-28
上传用户：哈哈hah
在车载自组网中，路由协议很大程度上决定了整个网络的性能。如何有效的利用车流信息提高传输质量是改善路由性能的一个关键问题。本文基于速度-密度线性模型，提出了一种实时车流密度的路由协议RVDR（Real-time Vehicle Density Routing）。该协议通过与邻居节点交换的速度信息，对相关道路车流密度进行预测，并给出基于车流密度信息的路径选择方法。仿真结果表明，与现有协议相比，RVDR协议在实时性和高效性等性能方面得到改进。
上传时间： 2014-07-10
上传用户：ZJX5201314
