FPGA数字钟的设计
FPGA数字钟的设计,用VHDL语言编程,max+plus仿真,可在实际电路中验证...
FPGA数字钟的设计,用VHDL语言编程,max+plus仿真,可在实际电路中验证...
数字钟 基于河南工业大学电子信息专业实验板...
数码管驱动芯片CH451的pdf文件,他可以驱动8个共阴数码管和64个按键...
一个数码管的驱动IP for SOPC BUILDER. 是学习SOPC的一个参考范例....
EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准,经分频器输出标准的秒脉冲,秒计数器满60向分计数器进位,分计数器满60向小时计数器进位,小时计数器按“12翻1”规律计数,计数器经译码器送到显示器;计数出现误差可用校时电路进行校时、校分、校秒, 可发挥部分:使闹钟具有可整点报...