以太网上联卡是以ATM 技术为内核的DSLAM 设备中的一块板卡，DSLAM 设备通过它可直接与IP 网络相连，由于在进行ATM 与IP 转换时要消耗大量资源，因而很容易使上联卡成为整个系统的瓶颈。文章提出了一种基于网络处理器IXP1200 的以太网上联卡设计方案，该方案利用IXP1200 网络处理器强大的数据处理能力和高度的灵活性来实现对数据的线速处理，同时也可根据需要增加新的功能。
上传时间： 2014-01-10
上传用户：x4587
网上疯传的Excel BOM经典脚本，相信诸位PADS用户再熟悉不过了吧！ 但是它还有缺点： 1.元件封装不能转换。(元件位号为R/C/L的0402/063/0805/1206封装自动转换统一的对应封装，以方便统计。) 2.元件参数转换。(电阻的转换0R时由0mR修正为0R,KR/MR修正为K/M。) 3.不能按元件的SMD属性来分类统计。 4.有些公司在制作PADS库元件时，已经为元件建立了Part ID。导出BOM时需要元件的Part ID属性。 5.不能导出元件坐标。（本人改进导出元件几何中心坐标，以便贴片生产之用。） 6.不能导出跳线。 7.不能支持WPS。 8.不能自定义导出元件的Part ID属性。 9.不能自定义位号之间连接符号。 10.导出BOM特殊字符乱码，比如常见的±/µ/Ω等。（PADS9.5在中文状态下导出BOM就不会乱码， 暂时还没有更好的解决办法，不过可以在Excel中替换解决。） 11.加载与运行脚本步骤繁冗；运行速度比较慢。（本人改进的代码速度绝对不会比之前的慢。）
上传时间： 2014-12-31
上传用户：rolypoly152
第二部分：DRAM 内存模块的设计技术..............................................................143第一章 SDR 和DDR 内存的比较..........................................................................143第二章 内存模块的叠层设计.............................................................................145第三章 内存模块的时序要求.............................................................................1493.1 无缓冲（Unbuffered）内存模块的时序分析.......................................1493.2 带寄存器（Registered）的内存模块时序分析...................................154第四章 内存模块信号设计.................................................................................1594.1 时钟信号的设计.......................................................................................1594.2 CS 及CKE 信号的设计..............................................................................1624.3 地址和控制线的设计...............................................................................1634.4 数据信号线的设计...................................................................................1664.5 电源，参考电压Vref 及去耦电容.........................................................169第五章 内存模块的功耗计算.............................................................................172第六章 实际设计案例分析.................................................................................178 目前比较流行的内存模块主要是这三种：SDR，DDR，RAMBUS。其中，RAMBUS内存采用阻抗受控制的串行连接技术,在这里我们将不做进一步探讨，本文所总结的内存设计技术就是针对SDRAM 而言(包括SDR 和DDR)。现在我们来简单地比较一下SDR 和DDR，它们都被称为同步动态内存，其核心技术是一样的。只是DDR 在某些功能上进行了改进，所以DDR 有时也被称为SDRAM II。DDR 的全称是Double Data Rate，也就是双倍的数据传输率，但是其时钟频率没有增加，只是在时钟的上升和下降沿都可以用来进行数据的读写操作。对于SDR 来说,市面上常见的模块主要有PC100/PC133/PC166,而相应的DDR内存则为DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。
上传时间： 2013-10-18
上传用户：宋桃子
本源码采用spcomm串口控件，接受数据采用线程方式，这是一个串口测试工具，可以用来做串口监听等。非常适合使用delphi开发串口程序的程序员做参考！
上传时间： 2013-12-12
上传用户：小码农lz
current version V0.2 功能：在LCD液晶屏上显示相关信息，可以从16个按键上接受信息。 代码改为在Bank0-RAM执行，免去做实验时的来回修改Boot1与Boot0的跳线， 修改之处：修改mem_b.scf（原为mem_bb.scf）中的81xx xxxx为 80xx xxxx， 修改连接ADS项目的连接选项中的Entry Point为 0x80000000 ZLGARM SmartARM2200 实验程序LCM_Disp修改版本 加入了4×4键盘驱动（ZLG7290）
上传时间： 2014-01-02
上传用户：cc1015285075
1 系统简介 与本文档配套的超声波测距模组为 V2.0 版本。 1.1 基本特性与参数指标 超声波传感器谐振频率：40KHz； 模组传感器工作电压：4.5V~9V 模组接口电压：4.5V~5.5V 1.2 主要功能 三种测距模式选择跳线 J1（短距、中距、可调距）： 短距：20cm~100cm左右（根据被测物表面材料决定），精度 1cm； 中距：70cm~400cm左右（根据被测物表面材料决定）； 可调：范围由可调节参数确定，当调节在合适的值时，最远测距 700cm左右；
上传时间： 2015-07-10
上传用户：xinyuzhiqiwuwu
此程序测试PCA负边沿触发的捕捉方式，测试前将P0.0同P1.6脚用跳线短接，当P1.6 送出6000个负边沿，在PCA就触发6000次负边沿捕捉
上传时间： 2013-12-09
上传用户：维子哥哥
基于FPGA的乐曲硬件演奏电路设计的实现，有完整的VHDL代码，并有PDF详细说明如何下载及跳线设置，并“梁祝”在GW48系列开发平台上下载调试成功。音乐优美
上传时间： 2015-08-18
上传用户：zm7516678
基于FPGA的乒乓球游戏硬件电路的设计与实现，有完整的VHDL代码，并有PDF详细说明如何下载及跳线设置，并在GW48系列开发平台上下载调试成功
上传时间： 2013-12-31
上传用户：alan-ee
摘 要： 本文件是C8051单片机I2C总线时钟读写程序，使用时将跳线器JP5短接，使用外部22.1184MHz 功能：。按 A 键从时钟芯片读取当前时间， 并在LCD上显示。按"F"返回显示待机界面。
上传时间： 2013-11-29
上传用户：1427796291
