异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
上传时间： 2013-08-08
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2013-11-23
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Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
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上传时间： 2014-12-04
上传用户：cppersonal
—图数据类型的实现——问题描述：图是一种较线性表和树更为复杂的数据结构。在图形结构中，结点之间的关系是任意的，任意两个数据元素之间都可能相关，因此，图的应用非常广泛，已渗入到诸如语言学‘逻辑学、物理、化学、电讯工程、计算机科学及数学的其它分支中。因此，实现图这种数据类型也尤为重要，在该练习中即要实现图的抽象数据类型。基本要求：2、 定义出图的ADT；3、 采用邻接矩阵及邻接表的存储结构（有向图也可使用十字链表）实现以下操作：a. 构造图 b. 销毁图 c. 定位操作d. 访问图中某个顶点的操作e. 给图中某个顶点赋值的操作f. 找图中某个顶点的第一个邻接点g. 找出图G中顶点v相对于w的下一个邻接点h. 在图G中添加新顶点vi. 删除图G中顶点vj. 在图G中插入一条边k. 在图G中删除一条边l. 实现图的深度遍历操作m. 实现图的广度遍历操作参考提示：具体内容参看教科书本156页实验要求：对于以上具体操作要求实现时有良好的用户交互界面。详细设计、编码、测试。
上传时间： 2015-03-13
上传用户：saharawalker
简介 当今嵌入式处理器的生产已远远超过了为桌面系统所设计的处理器。本书通过介绍8位微控制器（MCU）的开发原理和C语言的相关知识，向读者展示了如何用C语言编写8位嵌入式MCU程序，内容涉及数据类型和变量、函数库、优化和测试嵌入式C语言程序等。利用贯穿全书的样例工程，揭示了特定设备硬件开发的详细细节，以及用C语言进行嵌入式程序设计所带来的快速开发、增强的可移植性和再利用等优越性能。本书适合于从事嵌入式研究的相关技术人员使用
上传时间： 2015-03-20
上传用户：bibirnovis
使用 DELPHI（C++BUILDER），存储二进制数据与文件的方法，经过测试，该方法可适用于sqlserver 和 oracle
上传时间： 2015-03-24
上传用户：zhangyigenius
《数据结构》配书光盘 内容包括：线性表，栈和队列，串，数组与广义表，树，图，查找，排序等所以算法。 该光盘中配有《数据结构》一书中的所有算法、每一个算法的 C 程序（后缀为 .cpp 的文件）及可执行文件（后缀为 .exe 的文件）。
上传时间： 2015-04-19
上传用户：eclipse
1996 年原电力工业部颁发了《电力负荷控制系统数据传输规约（试行）–1996》（以下简称“96 版规约”），经过八年多的实际运用，为电力负荷管理系统的建设、运行和发展奠定了良好的基础，同时， 随着大量应用系统的不断完善和发展，96 版规约本身也在这些实际系统的应用中得到了不同程度的丰 富和扩展。电力负荷管理系统已成为电力需求侧管理、电力营销与客户服务工作的重要组成部分，为适 应系统发展的需求变化，保证系统建设具有良好的规范性、兼容性、开放性和扩展性，有必要对96 版 规约进行修订。 本次规约修订是在96 版规约的基础上，依据《电力负荷管理系统功能规范》和《电力负荷管理系 统通用技术条件》的要求，并结合目前实际、今后技术和应用发展的需求。修订过程中多次召集科研、 用户和生产单位中的有丰富实践经验的专家参与讨论，广泛征求意见。 本规约遵从GB/T18657（等同IEC60870-5）推荐的传输规约模式，采用三层增强型结构，适用于 平衡式和非平衡式等通信网络。
上传时间： 2014-10-25
上传用户：dsgkjgkjg
此软件包包含了模拟I2C C51程序软件包和ZLG7290的C51程序然后包。 软件包的接口界面： （1） bit ISendByte(uchar sla,uchar c) （无子地址）写单字节数据 （现行地址写） （2） bit IRcvByte(uchar sla,uchar *c) （无子地址）读单字节数据 （现行地址读） （3） bit ISendStr(uchar sla,uchar suba,uchar *s,uchar no)（有子地址）读N字节数据 （4） bit IRcvStr(uchar sla,uchar suba,uchar *s,uchar no) （有子地址）写N字节数据 （5） bit ISendStr(uchar sla,uchar *s,uchar no) （无子地址）写多字节数据 （6） bit IRcvStr(uchar sla,uchar *s,uchar no) （无子地址）读单字节数据 （7） unsigned char ZLG7290_SendData(unsigned char SubAdd,unsigned char Data) （8） void ZLG7290_SendBuf(unsigned char * disp_buf,unsigned char num) （9） unsigned char ZLG7290_SendCmd(unsigned char Data1,unsigned char Data2) （10）unsigned char ZLG7290_GetKey()
上传时间： 2013-12-05
上传用户：hongmo
数据结构的实现，包括可自动增长的数组，链表，堆栈，集合，二叉搜索树（元素不会重复），AVL 平衡树等，很好的数据结构源码。所有类均使用模板编写，并不特定于 Windows 平台，所有只要有 C++ 编译程序的操作平台都可使用。
标签： 数据结构
上传时间： 2013-12-06
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